【BLACKFIN嵌入式对称多处理器ADSP-BF561特点对称双600 MHz的高性能Blackfi】,IC型号ADSP-BF561SKBCZ-5A2,ADSP-BF561SKBCZ-5A2 PDF资料,ADSP-BF561SKBCZ-5A2经销商,ic,电子元器件-51电子网

BLACKFIN

嵌入式

对称多处理器

ADSP-BF561

特点

对称双600 MHz的高性能Blackfin内核

328K字节的片上存储器

（见

第4页内存架构）

每个Blackfin处理器内核包括：

2个16位MAC ， 2个40位ALU，4个8位视频ALU ，

40位移位寄存器

RISC式寄存器和易于亲的教学模式

编程和编译环境友好

先进的调试，跟踪和性能监控

0.8 V至1.35 V核心V

带有片上稳压器

2.5 V和3.3 V兼容的I / O

256球CSP_BGA （两种规格）和297引脚PBGA

封装选项

两个内部存储器到存储器的DMA和一个内部

存储器的DMA控制器

12个通用32位定时器/计数器， PWM

能力

SPI兼容端口

UART与IrDA支持

双看门狗定时器

双32位内核定时器

48个可编程标志（ GPIO ）

片上能够0.5×锁相环至64×频率

乘法

两个平行的输入/输出外围接口单元支持 -

荷兰国际集团ITU -R 656视频和无缝连接到模拟前端

年底的ADC

两个双通道，全双工同步串行端口支持部门

移植8个立体声我

s通道

外设

双12通道DMA控制器

（支持24外设的DMA ）

四个内存到内存的DMA

电压

调节器

IRQ控制/

看门狗

定时器

JTAG测试

仿真

IRQ控制/

看门狗

定时器

指令

内存

数据

内存

指令

内存

数据

内存

L2 SRAM

128K字节

UART

红外

SPI

SPORT0

核心系统/总线接口

IMDMA

调节器

SPORT1

EAB

DMA

CONTROLLER1

DMA

CONTROLLER2

DAB

外部端口

FLASH / SDRAM控制

PPI0

PPI1

PAB

GPIO

计时器

DEB

引导ROM

图1.功能框图

Blackfin处理器和Blackfin处理器徽标是ADI公司的注册商标

版本B

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

2007

ADSP-BF561

概述................................................ 3

便携式低功耗架构............................. 3

Blackfin处理器内核.......................................... 3

内存架构............................................ 4

DMA控制器................................................ 8 ..

看门狗定时器................................................ 8 ..

定时器................................................. .............. 9

串行端口（SPORT ） ............................................ 9

串行外设接口（ SPI ）端口......................... 9

UART端口................................................ .......... 9

可编程标志（的PFx ） .................................... 10

并行外设接口................................... 10

动态电源管理................................ 11

电压调节.............................................. 12

稳压器布局指南.................... 12

时钟信号................................................ ..... 13

引导模式................................................ ... 14

指令集的说明................................... 14

开发工具............................................. 15

设计一个仿真器兼容的处理器板.. 16

相关文件............................................. 16

引脚说明................................................ .... 17

规格................................................. ....... 20

工作条件.......................................... 20

电气特性....................................... 20

绝对最大额定值.................................. 21

包装信息........................................... 21

ESD敏感度................................................ ... 21

时序规格.......................................... 22

时钟和复位时序.................................... 23

异步存储器读周期时序........... 24

异步存储器写周期时序.......... 25

SDRAM接口时序.................................. 26

外部端口总线请求和许可周期时序.. 27

并行外设接口时序..................... 28

串行端口................................................ ..... 32

串行外设接口（SPI ）端口 -

主定时............................................. 35

串行外设接口（SPI ）端口 -

从时序............................................... 36

通用异步收发器（ UART ）

端口接收和发送时序................. 37

可编程标志周期时序....................... 38

定时器周期时序.......................................... 39

JTAG测试和仿真端口时序.................. 40

输出驱动电流......................................... 41

功耗............................................... 42

测试条件................................................ .. 42

环境条件.................................... 44

256球CSP_BGA球分配........................... 46

256球CSP_BGA球分配........................... 51

297引脚PBGA球分配.................................. 56

外形尺寸................................................ 61

订购指南................................................ ..... 64

修订历史

4月7日，从变化版本A到版本B

添加文字

串行端口（SPORT ） ............................. 9

改变字体在公式中

省电................... 12

完全重写

工作条件.................... 20

完全重写

电气特性................ 20

编辑图

异步存储器读周期时序0.24

编辑图

异步存储器写周期时序25

在图中删除引用温

输出驱动电流.......................................... 41

将数据移动到工作条件

和重写

功耗.................................. 42

在图中删除引用温

测试条件................................................ ... 42

增加了对数字

256 -球CSP_BGA球的配置（顶部

查看） ................................................ .................... 50

增加了图

256焊球芯片级封装球栅阵列

（ CSP_BGA ）（ BC- 256-4 ） ........................................ ..... 61

添加到模型

订购指南................................ 64

5月6日，从变化版本0到版本A

1月5日，最初的版本

版本B

|页64 2 |

2007年6月

ADSP-BF561

概述

在ADSP -BF561处理器是一个高性能的成员

Blackfin处理器系列产品针对各种multime-

直径，工业和电信应用。在

该设备的心脏是两个独立的ADI公司黑色 -

散热片处理器。这些Blackfin处理器结合了双MAC

国家的最先进的信号处理引擎，的优势

干净，正交类RISC微处理器指令集，以及

单指令多数据（SIMD）多媒体功能

在一个单一的指令集架构。

在ADSP -BF561处理器具有328K字节的片上存储器。

每个Blackfin处理器内核包括：

16K指令SRAM /高速缓存的字节

16K指令SRAM的字节

数据SRAM 32K字节/缓存

数据SRAM 32K字节

暂存SRAM的4K字节

额外的片上存储器外设包括：

128K字节低延迟的片上L2 SRAM的

四通道内部存储器DMA控制器

与无缝支持外部存储器控制器

SDRAM中，移动SDRAM ，SRAM和闪存。

功能强大的40位转换器具有广泛的功能，用于per-

形成移位，旋转归一化，提取，并

存放数据。为计算单元中的数据是

在16个16位输入一个多端口寄存器文件中找到，或

8个32位的条目。

一个功能强大的程序控制器控制指令流

执行，包括指令对齐和解码。该

音序器支持条件跳转和子程序调用，

以及零开销循环。一个循环缓冲区存储指令

在当地，消除了指令存储器的存取紧

循环代码。

两个数据地址产生器（ DAG）的规定地址

同时双操作数取从内存中。使用DAG

共享包含四组32位的索引，修改寄存器文件，

长度，基寄存器。八额外的32位寄存器

为指针变量和堆栈一般索引

位置。

Blackfin处理器支持改进的哈佛结构

组合和分级的存储器结构。电平1 （L1）的

记忆是指那些通常在全速运转

速度很少或根本没有延迟。二级（L2 ）存储器等

存储器，片上或片外，也可以采用多个处理器

循环访问。在L1级，指令存储器保存

只说明。这两个数据存储器存放数据，一个专用

cated临时数据存储器存放堆栈和局部变量

信息。在L2级中，有一个单一的统一存储器

空间，同时持有的指令和数据。

此外，一半的L1指令存储器和一半的L1数据

存储器可以被配置为静态的RAM （静态存储器）或

缓存。内存管理单元（ MMU ）提供的MEM

对于可以在运行单个任务ORY保护

核心且可保护系统寄存器免于意外的存取。

该架构提供了操作三种模式：用户模式，

监控模式和仿真模式。用户模式有

对某些系统资源受限制的访问，从而提供了一种

受保护的软件环境，而管理员模式

不受限制地访问系统和核心资源。

Blackfin处理器的指令集进行了优化，使16位

操作码表示的最频繁使用的指令，

实现了优异的编译后的代码密度。复杂的DSP

指令编码成32位操作码，表示完全

特色的多功能指令。 Blackfin处理器支持部门

端口有限多能力，即一个32位的指令

可在平行的两个16位指令发出，使

程序员可以使用许多核心资源在一个单一的

指令周期。

Blackfin处理器汇编语言使用的代数语法

易于编程和可读性。该架构已opti-

得到优化的同在VisualDSP的C / C一起使用++

编译器，从而导致快速和有效的软件

实现。

便携式低功耗架构

Blackfin处理器提供世界一流的电源管理

和性能。 Blackfin处理器采用低

功耗和低电压的设计方法和特点

动态功率管理，以改变二者的电压的能力

和操作频率显著降低整体功耗

消费。改变电压和频率可导致

大大降低了功率消耗，较

仅改变工作频率。这翻译成

更长的电池寿命的便携式设备。

Blackfin处理器内核

如图

图2中，

每个Blackfin内核包含了两个多

钳/累加器（ MACS）， 2个40位ALU，4个视频ALU ，

与单个转换器。该计算单元过程的8位，

从寄存器文件的16位或32位数据。

每个MAC执行16位× 16位乘法在每一个周期中，

用累积到一个40位的结果，提供了8比特的

扩展精度。该ALU的执行一套标准的arith-

metic和逻辑操作。随着两个ALU能

运行在16位或32位的数据，该computa-的灵活性

化单位涵盖了不同的信号处理要求

设置的应用程序的需要。

每个的两个32位输入寄存器可以被看作是两个

16位的一半，因此每个ALU可以实现非常灵活的单

16位算术运算。通过查看注册为双

16位操作数，双16位或单32位操作即可

实现在单个周期。通过进一步趁着

第二ALU，进行四个16位运算可以完成

简单地说，加快每个周期的吞吐量。

版本B

|第64 3 |

2007年6月

ADSP-BF561

地址运算单元

DA1

DA0

为了记忆

DAG1

DAG0

RAB

PREG

LD1

LD0

ASTAT

SEQUENCER

R7.H

R6.H

R5.H

R4.H

R3.H

R2.H

R1.H

R0.H

R7.L

R6.L

R5.L

R4.L

R3.L

R2.L

R1.L

R0.L

桶

移

解码

对齐

LOOP BUFFER

控制

单位

数据运算单元

图2. Blackfin处理器内核

内存架构

在ADSP -BF561把存储器视为一个统一的4G字节

地址空间中，使用32位地址。所有的资源，包括

内部存储器，外部存储器和I / O控制寄存器

占据公共地址空间的独立部分。该

这个地址空间的存储器部分布置在一个hierar-

chical结构提供了良好的成本/性能平衡

一些非常快的，低延迟的内存作为高速缓存或SRAM很

靠近处理器，和更大，成本更低和性能

存储器系统远离处理器。该

ADSP- BF561的存储器映射中示出

网络连接gure 3 。

在每个核心的L1存储器系统是最高性能

可用内存每个Blackfin内核。 L2存储器亲

志愿组织具有较低性能的额外容量。最后，该

片外存储器系统，通过外部总线访问

接口单元（ EBIU ），提供的扩展与SDRAM ，闪存

存储器和SRAM ，任选访问多于

768M字节的物理内存。所述存储器的DMA控制器

提供高带宽的数据移动功能。他们可以

执行代码的内部模块之间传输或数据

的L1 / L2存储器和外部存储器空间。

内部（片）内存

在ADSP -BF561具有片上存储器，提供了四个街区

高带宽接入到核心。

首先是各Blackfin内核的L1指令存储器

由16K字节的4路组相联高速缓存的MEM

储器和16K字节的SRAM 。高速缓冲存储器也可以是

配置为SRAM 。该内存在全proces-访问

SOR速度。当配置成SRAM ，每两个16K的

记忆银行被分成4K子银行可以是

由处理器和DMA单独访问。

在第二片上存储器块是L1数据存储器

每个Blackfin内核它由四家银行的16K字节

每一个。两个L1数据存储器组可以被配置为

的两路组相联高速缓存或为SRAM的一种方式。该

另外两家银行都配置为SRAM 。所有银行都访问

以处理器的速度。当配置成SRAM中，每个

4银行16K的内存被分成4K子银行的

可以由处理器和DMA单独访问。

每个核心相关联的第三存储器块是一个4K字节

其运行速度相同的速度在L1 MEM-暂存器SRAM的

法制前提，但仅仅是作为数据SRAM访问的（它不能

配置为高速缓存，并通过DMA不能访问）。

版本B

|第64 4 |

2007年6月

ADSP-BF561

核心内存映射

为0xFFFF FFFF

0xFFE0 0000

0xFFC0 0000

0xFFB0 1000

0xFFB0 0000

0xFFA1 4000

0xFFA1 0000

0xFFA0 4000

0xFFA0 0000

0xFF90 8000

0xFF90 4000

0xFF90 0000

0xFF80 8000

0xFF80 4000

0xFF80 0000

L1暂存器SRAM （ 4K ）

L1指令SRAM /高速缓存（ 16K ）

L1指令SRAM （ 16K ）

L1数据B组SRAM /高速缓存（ 16K ）

L1数据B组SRAM （ 16K ）

L1数据银行SRAM /高速缓存（ 16K ）

L1数据银行SRAM （ 16K ）

L1暂存器SRAM （ 4K ）

L1指令SRAM /高速缓存（ 16K ）

L1指令SRAM （ 16K ）

L1数据B组SRAM /高速缓存（ 16K ）

L1数据B组SRAM （ 16K ）

L1数据银行SRAM /高速缓存（ 16K ）

L1数据银行SRAM （ 16K ）

0xFEB2 0000

0xFEB0 0000

0xEF00 4000

0xEF00 0000

0x3000 0000

0x2C00 0000

0x2800 0000

0x2400 0000

0x2000 0000

上面最后SDRAM页

L2 SRAM （ 128K ）

引导ROM

异步存储器BANK 3

异步存储器BANK 2

异步存储器BANK 1

异步存储器BANK 0

SDRAM银行3

SDRAM BANK 2

SDRAM银行1

0x0000 0000

SDRAM银行0

外部存储器

0xFF80 0000

0xFF70 1000

0xFF70 0000

0xFF61 4000

0xFF61 0000

0xFF60 4000

0xFF60 0000

0xFF50 8000

0xFF50 4000

0xFF50 0000

0xFF40 8000

0xFF40 4000

0xFF40 0000

内部存储器

核心MMR寄存器

系统寄存器MMR

CORE B存储器映射

图3.存储器映射

第四片上存储器系统是在L2 SRAM存储器

阵列可提供128K字节的高速SRAM工作

在一半的核心的频率，和略长的延迟

比L1的存储器区块。 L2存储器是一个统一的指令

化和数据存储器，可以容纳任何代码混合物

由系统设计所需的数据。 Blackfin处理器内核共享

专用低延迟的64位宽数据总线端口与L2

SRAM存储器。

每个Blackfin内核处理器都有自己的一套核心内存

映射寄存器（MMR ），但共享相同的系统MMR

寄存器和128K字节L2 SRAM存储器。

（SDRAM），以及多达四个银行的异步存储器

设备，包括闪存，EPROM， ROM，SRAM和存储器

映射I / O设备。

在PC133兼容的SDRAM控制器可以被编程

接口多达四家银行的SDRAM，与每家银行CON-

16M字节， 128M字节提供访问的泰宁

高达512M字节的SDRAM 。每家银行是独立的亲

可编程和邻接相邻银行不管

不同的银行或他们的位置的大小。这使得

灵活的配置和系统内存可升级

同时允许核心，以查看所有SDRAM作为一个单一的， contigu-

OU中，物理地址空间。

异步存储器控制器也可以被编程

最多可控制四家银行的设备具有非常灵活的时间

参数为各种各样的设备。每家银行占有

外部（片外）存储器

在ADSP -BF561外部存储器通过外部访问

总线接口单元（ EBIU ）。该接口提供了一个无缝

连接到同步DRAM的最多4个

版本B

|第64个5 |

2007年6月