【SHARC处理器ADSP-21483/ADSP-21486/ADSP-21487/ADSP-2148】,IC型号ADSP-21489KSWZ-3A,ADSP-21489KSWZ-3A PDF资料,ADSP-21489KSWZ-3A经销商,ic,电子元器件-51电子网

SHARC处理器

ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489

摘要

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上存储器， 5兆的片上RAM ， 4兆位芯片

只读存储器

高达450MHz的工作频率

代码与SHARC系列的所有其他成员兼容

在ADSP- 2148x处理器可提供独特的音频 -

为中心的外围设备，如数字应用

接口，串口，精密时钟发生器，S / PDIF

收发器，异步采样率转换器，输入

数据端口，并且更

有关完整的订购信息，请参阅

订购指南

第66页

内部存储器

SIMD核心

指令

缓存

第5阶段

SEQUENCER

CORE

定时器

块0

的RAM / ROM的

1座

的RAM / ROM的

BLOCK 2

内存

3座

内存

DAG1/2

DMD

64-BIT

核心巴士

横栏

B0D

64-BIT

DMD

64-BIT

B1D

64-BIT

B2D

64-BIT

B3D

64-BIT

PEX

PEY

PMD

64-BIT

内部存储器I / F

PMD 64位

环保署总线64位

IOD0 32位

FLAGx / IRQx /

TMREXP

JTAG

热

二极管

外设总线

32-BIT

IOD1

32-BIT

IOD0 BUS

外设总线

FFT

FIR

IIR

DTCP /

MTM

SPEP BUS

CORE

标志/

PWM3-1

PCG

C-D

定时器

1-0

TWI SPI / UART B

S / PDIF PCG

TX / RX A-D

ASRC PDAP / SPORT

IDP

7-0

3-0

7-0

WDT

核心PWM

标记3-0

AMI

SDRAM

CTL

DPI路由/销

戴路由/销

外部端口引脚MUX

DPI外设

戴外设

外设

外

PORT

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

版本B

文档反馈

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标是其各自公司的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

技术支援

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ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489

摘要................................................. .............. 1

概述................................................ 3

家庭核心架构........................................ 4

家庭周边建筑................................ 7

I / O处理器的特性......................................... 10

系统设计................................................ .... 11

开发工具............................................. 12

附加信息........................................ 13

相关信号链.......................................... 13

引脚功能描述....................................... 14

规格................................................. ....... 18

工作条件.......................................... 18

电气特性....................................... 19

绝对最大额定值.................................. 21

ESD敏感度................................................ ... 21

最大功率耗散................................. 21

包装信息............................................ 21

时序规格........................................... 22

输出驱动电流......................................... 55

测试条件................................................ .. 55

电容负载.............................................. 55

热特性........................................ 56

100 LQFP_EP铅作业................................ 58

176引脚LQFP_EP铅作业......................... 60

外形尺寸................................................ 64

表面贴装设计.......................................... 65

汽车产品.............................................. 66

订购指南................................................ ..... 66

修订历史

3月13日 - 版本A到版本B

更正优秀的文档勘误表。

补充部分

静态电压调节器（SVS ） ................... 11

修订

开发工具...................................... 12

修订后的MS

0-1

在引脚说明

引脚功能描述........................................ 14

修订

电气特性................................ 19

修订

总功率耗散................................. 20

添加段落

SDRAM接口时序（ 166兆赫

SDCLK ） ................................................ ................ 32

添加脚注3

表32

AMI读................... 33

在改变最大值

表43

脉冲宽度调制

发电机（ PWM ） .............................................. ... 45

添加模型汽车产品表（表

63)

汽车产品............................................... 66

修订

订购指南........................................... 66

增加了450 MHz的产品和信息，以下内容：

表1和表2中

概述...................... 3

工作条件........................................ 18

电气特性..................................... 19

在表14和表15

总功率耗散........... 20

表20

时钟输入...................................... 24

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ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489

概述

在ADSP- 2148x SHARC

处理器的成员

SIMD SHARC系列DSP的功能ADI公司

超级哈佛架构。该处理器的源代码

与之兼容的ADSP- 2126x ， ADSP- 2136x ， ADSP- 2137x ，

ADSP- 2146x ， ADSP- 2147x和ADSP- 2116x的DSP ，以及

在SISD第一代ADSP- 2106x SHARC处理器

（单指令单数据）模式。在ADSP- 2148x亲

处理机是32位/ 40位浮点处理器优化

高性能音频应用的大容量片上SRAM ，

多个内部总线以消除I / O瓶颈，以及

创新的数字应用接口（ DAI）。

表1

显示性能基准测试的ADSP- 2148x

处理器。

表2

示出了单个产品的特征

产品。

表1.处理器基准测试

基准算法

1024点复数FFT

（ 4基数，以冲销）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[3 × 3] × [3 × 1]

[4 × 4] × [4 × 1]

除（ Y / × ）

平方根的倒数

速度

（在400MHz ）

23 μs

1.25纳秒

5纳秒

11.25纳秒

20纳秒

7.5纳秒

11.25纳秒

速度

（ 450兆赫）

20.44 μs

1.1纳秒

4.43纳秒

10.0纳秒

17.78纳秒

6.67纳秒

10.0纳秒

假设在多通道SIMD模式下的两个文件

表2. ADSP- 2148x系列特性

特征

最大指令速率

内存

只读存储器

在ROM中的音频解码器

脉冲宽度调制

DTCP硬件加速器

外部端口接口（ SDRAM ， AMI ）

串口

从体育到外部端口直接DMA

（外部存储器）

FIR ， IIR ， FFT加速器

看门狗定时器

MediaLB接口

IDP / PDAP

UART

DAI （ SRU ） / DPI （ SRU2 ）

S / PDIF收发器

SPI

TWI

SRC性能

热敏二极管

签证支持

包

ADSP-21483

400兆赫

3兆位

ADSP-21486

400兆赫

ADSP-21487

450兆赫

5兆位

ADSP-21488

400兆赫

3兆位

是（ 16位）

4兆位

是的

4台（ 3台100引脚封装）

联系ADI公司

只有AMI

是（ 16位）

是的

是（ 176引脚封装）

唯一的汽车模型

是的

-128分贝

是的

176引脚LQFP

EPAD

ADSP-21489

450兆赫

5兆位

176引脚LQFP EPAD

100引脚LQFP EPAD

176引脚LQFP EPAD

100引脚LQFP EPAD

ROM是工厂编程与杜比最新的多声道音频解码和后处理算法

实验室和DTS

。解码器/后处理算法

组合支持的变化取决于芯片版本和系统配置。请访问

www.analog.com

的完整信息。

100引脚封装不包含外部端口。 SDRAM控制器引脚都必须使用这个程序包时被禁用。欲了解更多信息，请参阅

引脚功能

说明在第14页。

在176引脚封装的ADSP- 21486处理器还没有包含SDRAM控制器。

欲了解更多信息，请参阅176引脚LQFP_EP

铅作业60页。

有些型号有-140 dB的性能。

欲了解更多信息，请参阅订购指南第66页上。

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ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489

该图

第1页

示出了两个时钟域，使

了ADSP- 2148x处理器。内核时钟域包含

以下功能：

两个处理单元（ PEX ， PEY ），其中每一个的COM

一九八六年四月十二一个ALU，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持2x64 - bit数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

一个周期性间隔定时器的引脚

片上SRAM （ 5兆位）和掩膜可编程ROM

（ 4兆位）

用于仿真和边界扫描的JTAG测试访问端口。

该JTAG通过突破性的用户提供软件调试

点，允许灵活的异常处理。

在ADSP- 2148x的框图

第1页

还示出了

外设时钟域（也被称为I / O处理器）

它包含以下功能：

IOD0 （外设DMA ）和IOD1 （外部端口DMA ）

公交车为32位数据传输

外设和外部端口总线为核心的连接

外部端口与AMI和SDRAM控制器

4个单位进行PWM控制

1存储器到存储器（MTM）单元，用于内部到内部

内存传输

数字应用接口，包括四个精密

时钟发生器（PCG ），输入数据端口（IDP / PDAP ）

串行和并行互连，一个S / PDIF

接收器/发送器， 4异步采样率CON-

变流器， 8个串行端口和一个灵活的信号路由单元

（ DAI SRU ）。

数字外设接口，包括两个定时器，一个

2线接口（ TWI ），一个UART ，两个串行外设

接口（ SPI ），2个精密时钟发生器（ PCG ），脉冲

宽度调制（PWM），以及灵活的信号路由

单元（ DPI SRU2 ）。

如图所示，在SHARC内核框图

第5页，

该

处理器采用两个计算单位，以提供一个显著

在对以前的SHARC处理器的性能提升

一系列的DSP算法。凭借其SIMD计算硬件

洁具，该处理器可以执行2.7 GFLOPS的运行

450兆赫。

SIMD计算引擎

在ADSP - 2148x包含两个计算处理元素

该操作作为一个单指令ments ，多数据

（SIMD）引擎。的处理元件被称作PEX

和PEY ，每个包含一个ALU ，乘法器，移位器和稳压

存器文件。 PEX始终是积极的，并PEY可以通过启用

设置在MODE1寄存器中的PEYEN模式位。 SIMD

模式可以执行相同的指令在处理器

两个处理元件，但是每个处理单元进行操作

对不同的数据。这种架构是高效的执行数学

密集型DSP算法。

SIMD方式也影响数据之间传输的方式

存储器并且由于数据的两倍的处理元件

带宽是必需的，以维持在计算操作

处理元素。因此，在进入SIMD模式还dou-

BLES存储器和处理之间的带宽

元素。当使用的DAG中的SIMD数据传输

模式中，两个数据值传送与每个存储器或稳压

存器文件访问。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

在一个周期内与系统蒸发散平行排列，从而最大限度地

计算吞吐量。单一的多功能指令

执行并行ALU和乘法器操作。在SIMD模式下，

发生在两个亲并行ALU和乘法运算

cessing元素。这些计算单元支持IEEE 32位

单精度浮点， 40位扩展精度悬空

荷兰国际集团点，和32位定点数据格式。

定时器

该处理器包含一个内核定时器，可以产生周期性的

软件中断。核心定时器可配置为使用

FLAG3作为定时器到期信号。

数据寄存器文件

每个处理单元包括一个通用的数据寄存器

之三文件。计算之间的寄存器文件的数据传输

单元和数据总线，并存储中间结果。这些

10端口， 32个寄存器（16小学， 16所中学）寄存器文件，

组合与处理器的增强型哈佛结构，

允许计算单元之间无约束数据流

内部存储器中。在PEX的寄存器被称为

R0 - R15和PEY为S0 - S15 。

上下文切换

许多处理器的寄存器有二次寄存器

可以在中断服务的情况下快速启动

开关。在寄存器文件中的数据寄存器，该寄存器的DAG ，

和乘法器结果寄存器都有辅助寄存器。

主寄存器活性复位，而次级

寄存器由控制位在一个模式控制寄存器激活。

家庭核心架构

在ADSP - 2148x是用汇编代码级兼容

在ADSP- 2147x ， ADSP- 2146x ， ADSP- 2137x ， ADSP- 2136x ，

ADSP- 2126x ， ADSP- 21160 ，和ADSP- 21161 ，并与所述第一

代ADSP- 2106x SHARC处理器。在ADSP- 2148x

股建筑特色与ADSP- 2126x ， ADSP-

2136x ， ADSP- 2137x ， ADSP- 2146x和ADSP- 2116x SIMD

SHARC处理器，如图

图2

而在跟着详细

几个章节。

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ADSP-21483/ADSP-21486/ADSP-21487/ADSP-21488/ADSP-21489

JTAG

旗

定时器中断CACHE

SIMD核心

PM地址24

DMD / PMD 64

第5阶段

程序定序

PM 48数据

DAG1

16x32

DAG2

16x32

PM地址32

DM地址32

PM数据64

系统

I / F

USTAT

4x32-BIT

64-BIT

DM数据64

倍增器

移

ALU

RX / FX

PEX

16x40-BIT

数据

SWAP

SX / SFX

PEY

16x40-BIT

ALU

移

倍增器

MRF

80-BIT

MRB

80-BIT

ASTATx

STYKx

ASTATy

STYKy

最高位

80-BIT

无国界医生

80-BIT

图2. SHARC内核框图

通用寄存器

这些寄存器可用于一般用途的任务。该

USTAT （ 4 ）寄存器，可方便的位操作（设置，清除，

切换，测试， XOR ）的所有外设寄存器（控制/状态）。

数据总线交换寄存器（ PX ）允许将数据传递

64位的PM数据总线和64位DM数据总线之间，或在

40位寄存器文件和PM / DM数据总线之间。这些

寄存器包含硬件来处理的数据宽度的差异。

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速运行的核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

数据地址发生器具有零开销硬件

循环缓冲器支持

这两个数据地址产生器（ DAG）的用于间接

寻址和实施循环数据缓冲区中的硬件。

循环缓冲区允许的延迟线高效的编程和

在数字信号处理所需的其它数据结构，并且

通常用在数字滤波器和傅里叶变换。

两人的DAG包含足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16二线

元）。使用DAG自动处理地址指针

环绕，减少开销，提高性能，并SIM-

化了落实。循环缓冲区可以启动和停止在任何

存储器位置。

指令和四操作数的单周期取

在ADSP- 2148x在功能增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据。

与它的独立的程序和数据存储器总线和导通

芯片指令高速缓冲存储器，处理器能同时取

4操作数（ 2对每个数据总线）和一条指令

（从高速缓存），在一个单一的周期。

指令缓存

该处理器包括一个片上的指令高速缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，该

处理器可以有条件地执行一个乘法，一个插件，和

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