【SHARC嵌入式处理器ADSP-21266摘要高性能的32位/ 40位浮点处理器对于高性能的音频处理】,IC型号ADSP-21266_07,ADSP-21266_07 PDF资料,ADSP-21266

SHARC

嵌入式处理器

ADSP-21266

摘要

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

代码兼容性，在组装的水平，使用相同的

指令集等SHARC DSP的

处理高性能音频，同时支持低

系统成本

音频解码器和后处理算法的支持

可被配置为包含一个非易失性存储器

的PCM 96 kHz时，杜比组合

数字，杜比数字

环绕EX

， DTS-ES

离散6.1 ， DTS- ES矩阵6.1 ，

DTS

96/24 5.1 ， MPEG2 AAC LC ， MPEG2公元前2声道， WMA-

PRO V7.1 ，杜比定向逻辑II ，杜比定向逻辑2倍，而

DTS NEO： 6

各种多声道环绕声解码器是CON-

tained在ROM中。对于解码器算法的配置，

SEE

表2第6页。

核心处理器

指令

缓存

32 48位

单指令多数据（SIMD）计算架构设计师用手工

tecture ， 2个32位IEEE浮点/ 32 - bit定点/

40位扩展精度浮点运算

单元，每个单元具有一个乘法器， ALU ，移位器和寄存器文件

高带宽I / O并行端口，一个SPI端口， 6系列

端口，数字音频接口（DAI），和JTAG

戴集成了两个高精度时钟发生器（的PCG ），一

输入数据端口（IDP），其包括并行数据采集

灰口（ PDAP ），和3个可编程定时器，所有

根据由信号路由单元的软件控制（ SRU ）

片上内存2M位的片上SRAM和专用4M

位片掩膜可编程只读存储器

在ADSP - 21266提供了150 MHz或200 MHz的

核心指令速率。有关完整的订购信息，

SEE

订购指南第44页。

双端口存储器

块0

SRAM

1M位

只读存储器

2M位

双端口存储器

BLO CK 1

SRAM

1M位

只读存储器

2M位

定时器

DAG1

4 32

DAG2

4 32

PROG RAM

SEQ UENCER

ADDR

数据

ADDR

数据

PM地址总线

DM地址总线

PM数据总线

IOD

(32)

DMA CONTRO LLER

2 2 C HA N N ELS

64 DM数据总线

IOA

(18)

GPIO标志/

IRQ / TIMEXP

PX REGI STER

处理

元素

（ PEX ）

PRO CESSING

元素

（ PEY ）

SPI端口（ 1 ）

AD ，D R ES S /

D A TA BU S / GPIO

JTAG测试&仿真

信号

RO UTI NG

单位

串行端口（ 6 ）

输入

数据端口（ 8 ）

并行数据

收购港

精密时钟

发电机（2）

定时器（ 3 ）

IOP

（内存映射）

CO NTROL ，

状态，

数据缓冲区

CON TR OL / GPIO

并行

PORT

数字音频接口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

版本C

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

ADSP-21266

主要特点

串行端口提供了左对齐采样对和我

购买认证

通过12个可编程的，同时接收或传输

麻省理工学院的引脚，支持多达24个发送或接收24我

音频频道在所有6个串行端口（SPORT ）是

启用或高达128的6全双工TDM流

每帧渠道

在200兆赫（ 5纳秒）内核指令速率， ADSP- 21266

工作在1200 MFLOPS峰值/ 800 MFLOPS持续

性能是否运行于定点或浮点

数据; 400 MMACS在200 MHz的持续表现

超级哈佛架构的三个独立的总线，用于

双数据取，取指令和非侵入式，零

顶置I / O

2M位片上双端口SRAM （ 1M位的块0 ， 1M位

块1 ），用于通过核心处理器和同时访问

DMA

4M位片上双端口掩膜可编程ROM

（在块0 2M位和2M位在块1）

双数据地址产生器（ DAG）的有模和位

反转寻址

零开销的单周期循环设置循环，

提供了高效的程序排序

单指令多数据（ SIMD ）架构

规定：

两个计算处理单元

并发执行，每个处理元素执行

相同的指令，而是运行在不同的数据

在并行总线和计算单元允许单

乘法的执行周期（带或不带SIMD ）

操作;一个ALU操作;双内存读取或

写;和取指令

在长达4个32位的内存和内核之间转移

每个周期浮点或定点词语，持续

2.4 Gbps的带宽为200 MHz内核指令速率; 900

Mbps的通过DMA可用

通过乘法加快FFT蝶形运算

用加减指令

DMA控制器支持：

22个零开销DMA通道之间的传输

ADSP- 21266内部存储器和串行端口（ 12），所述

输入数据端口（ IDP ），（ 8 ）， SPI兼容端口

（ 1 ），和并行端口（ 1 ）

32位背景DMA传输的核心时钟速度，在

用全速处理器并行执行

JTAG背景遥测，增强仿真

特点

IEEE 1149.1 JTAG标准测试访问端口和片

仿真

双电压： 3.3 V的I / O ， 1.2V的核心

可在136球BGA和144引脚LQFP封装;可用

能够符合RoHS兼容封装

数字音频接口包括六个串口，两个精密

时钟发生器的输入数据端口，三个可编程

定时器和信号路由单元

异步并行/外部端口提供：

访问异步外部存储器

16复用的地址/数据线，可以支持24位

解决外部地址范围与8位数据还是16位

解决外部地址范围具有16位数据

66M字节/秒的传输速率为200 MHz的核心通胀率

50M字节/秒的传输速率为150 MHz的核心通胀率

256字的页面边界

在一个专用的DMA通道的外部存储器存取

8位到32位和16位到32位字的包装选项

可编程等待状态选择： 2至31个CCLK

串行端口提供：

六双数据线，在长达操作串行端口

50M比特/秒为200 MHz内核和高达37.5M比特/秒

在每个数据一个150 MHz的核心阵容每个人都有一个时钟，

帧同步，并可以被配置为两个数据线

任一个接收器或发射器对

左对齐采样对和我

的支持下，可编程

方向多达24个同时接收或发送

使用两个I通道

每个S-兼容的立体声设备

串行端口

电信TDM接口的支持，包括

较新的电话128 TDM信道接口的支持

面如H.100 / H.110

多达12个TDM流的支持，每128个信道

每帧

扩选择在每个通道的基础上的TDM模式

输入数据端口提供了一个附加的输入路径

SHARC内核可配置为8通道I

S或

串行数据或7声道加一个20位宽

同步并行数据采集接口

支持接收我的音频通道数据

S，左对齐

样本对，或右对齐模式

信号路由单元（ SRU）提供配置和灵活

所有DAI部件之间的连接，六个串口，

两个精密时钟发生器，三个定时器，输入数据

端口/并行数据采集端口， 10个中断，六旗

输入， 6输出的标志，而20 SRU I / O引脚（ DAI_Px ）

串行外设接口（SPI ）

通过SPI主机或从机串行启动

全双工操作

主从模式支持多个

漏极开路输出

可编程波特率，时钟极性和相位

3多路复用旗/ IRQ线

1多路复用旗/定时器到期行

基于ROM的安全功能：

JTAG存取存储器允许有一个64位的密钥

可以分配来限制受保护的存储器区域

在程序控制下访问敏感代码

PLL具有各种各样的软件和硬件的多

钳/分频比

版本C

|页44 2 |

2007年10月

ADSP-21266

摘要................................................. .............. 1

主要特点................................................ 2 ...........

目录............................................... 3 .....

修订历史................................................ ...... 3

概述................................................ 4

ADSP- 21266系列核心架构...................... 4

ADSP- 21266的内存和I / O接口功能......... 6

目标板JTAG仿真器连接器.................... 9

开发工具............................................... 9

评估套件................................................ ..... 10

设计一个仿真器兼容的DSP板（目标） 10

附加信息......................................... 10

引脚功能描述........................................ 11

地址数据引脚为标志..................................... 14

核心指令速率为CLKIN比模式............. 14

地址数据模式............................................. 14

ADSP- 21266规格....................................... 15

工作条件........................................... 15

电气特性........................................ 15

包装信息............................................ 16

ESD注意事项................................................ ...... 16

绝对最大额定值................................... 16

时序规格........................................... 16

输出驱动电流.......................................... 37

测试条件................................................ ... 37

电容负载............................................... 37

环境条件..................................... 38

热特性........................................ 38

136球BGA引脚配置............................... 39

144引脚LQFP封装引脚配置............................. 42

封装尺寸................................................ 43

表面贴装设计.......................................... 44

订购指南................................................ ...... 44

修订历史

9月7日 - 修订版。 B到C版

纠正了所有优秀的文档勘误表。

添加新的部分封装信息.................. 16

修订后的时序规范................................ 16

订购指南................................................ .. 44

版本C

|第44 3 |

2007年10月

ADSP-21266

概述

在ADSP- 21266 SHARC DSP是SIMD的一员

SHARC系列DSP具有ADI公司的超级Har-的

vard架构。在ADSP- 21266是源代码兼容

与ADSP- 2126x ， ADSP -21160和ADSP- 21161作为DSP的

以及与第一代ADSP- 2106x SHARC处理器

SISD （单指令单数据）模式。像其他SHARC

的DSP ，在ADSP- 21266是一个32位/ 40位浮点proces-

SOR的高性能音频应用优化其

双端口的片上SRAM ，掩膜可编程ROM ，多

PLE内部总线以消除I / O瓶颈，以及

创新的数字音频接口。

如图中的功能框图

图1第1页，

在ADSP- 21266采用两个计算单位，以提供一个5

以往的SHARC proces- 10倍的性能提升

感器在一系列DSP算法。制作一个国家的的任何─

艺术，高速CMOS工艺中， ADSP- 21266 DSP实现

5 ns的200 MHz或6.6纳秒的指令周期时间

150兆赫。凭借其SIMD计算硬件的ADSP-

21266可在200 MHz的执行1200 MFLOPS运行，或900

MFLOPS运行在150兆赫。

表1

显示性能基准测试的ADSP- 21266 。

表1. ADSP- 21266基准（200兆赫）

速度

基准算法

（200 MHz）的

1024点复数FFT（基数4 ，具有逆转） 61.3

μs

FIR滤波器（每点击）

3.3纳秒

13.3纳秒

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[3×3] × [3×1]

30纳秒

[4×4] × [4×1]

53.3纳秒

除（ Y / X ）

20纳秒

平方根的倒数

30纳秒

三个可编程间隔定时器， PWM发生器

化， PWM捕获/脉冲宽度测量，并

外部事件计数器功能

片内双端口SRAM （ 2M比特）

片上双端口，掩膜可编程ROM

（ 4M位）

JTAG测试访问端口

支持接口片8位或16位并行端口

存储外设

· DMA控制器

六个全双工串行口

SPI兼容接口

数字音频接口，其中包括两个精密时钟

发生器（ PCG ），输入数据端口（IDP）， 6串口，

8个串行接口，一个20位的同步并行输入

口，10中断， 6标志输出， 6标志输入，三

可编程定时器，以及灵活的信号路由单元

（ SRU ）

图2

显示了中国体育的一个示例配置使用

精密时钟发生器与I接口

S ADC和一个

S DAC，具有低得多的时钟抖动比串口

会产生本身。许多其他的SRU配置

可能。

ADSP- 21266系列核心架构

在ADSP - 21266是用汇编代码级兼容

在ADSP- 2136x和ADSP- 2116x ，与第一代

ADSP- 2106x SHARC DSP的。在ADSP- 21266股architec-

王兴仁与ADSP- 2136x和ADSP- 2116x SIMD功能

SHARC系列DSP ，详见下面的章节。

SIMD计算引擎

在ADSP - 21266包含两个计算处理元素

该操作作为单指令多数据ments （SIMD）

引擎。的处理元件被称作PEX和PEY

每个包含一个ALU ，乘法器，移位器和寄存器文件。

PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集的音频

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式还加倍频带 -

存储器和处理元件之间的宽度。当

使用的DAG以SIMD方式传送数据，两个数据值

转移用的存储器的每个访问或寄存器文件。

假设在多通道SIMD模式下的两个文件。

在ADSP- 21266 SHARC继续在业界领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。这些

功能包括2M位的双端口SRAM内存， 4M位

双端口ROM ，它支持22的DMA的I / O处理器

通道，六个串口，一个SPI接口，外部并行总线，

和数字音频接口。

在ADSP- 21266的框图

第1页

说明

下面的建筑特色：

两个处理单元，每个包含一个ALU ，多

钳，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

版本C

|第44 4 |

2007年10月

ADSP-21266

ADS P- 21266

时钟

CLKI

XTAL

CLK_ CFG 1 0

BOOTCFG1- 0

FLAG 3-1

FLAG0

ADC

（ OPTI ONAL ）

CLK

S DAT

控制

数据

CLKOUT

ALE

AD15 -0

LATCH

ADDR

数据

地址

PARALLE L

PO RT

RAM，ROM

引导ROM

I / O设备

DAI_ P1

DAI_P 2

DAI_P 3

SCLK0

SFS0

SRU

DAI_ P1 8

DAI_ P19

DAI_P 20

DAC

（ OP TIONAL ）

CLK

S DAT

SD0A

SD0B

S PORT0

SP ORT1

SPO RT2

S PORT3

SPO RT4

SPORT5

CLK

戴

RESE吨

PCG一

P CGB

TAG

图2. ADSP- 21266系统的示例配置

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

ALU和乘法器操作发生在这两个元素的处理

求。这些运算单元支持IEEE 32位单

精度浮点， 40位扩展精度浮点

点，和32位定点数据格式。

指令和四操作数的单周期取

在ADSP- 21266功能在增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图1第1页）。

与ADSP- 21266的单独亲

克和数据存储器总线和片上指令缓存，

该处理器可以同时提取4个操作数（二过

每个数据总线）和一个指令（从高速缓存），所有在一

单周期。

指令缓存

在ADSP- 21266包括一个片上指令缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

数据寄存器文件

通用数据寄存器文件中包含的每个

处理元件。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 2126x增强Har-

vard架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

数据地址发生器具有零开销硬件

循环缓冲器支持

在ADSP- 21266的两个数据地址发生器（DAG ）是

用于间接寻址和实施循环数据

缓冲区硬件。循环缓冲区允许高效编程

需要在数字延迟线和其他数据结构明

信号处理，并在数字滤波器通常用于和

2007年10月

版本C

|页44 5 |