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SHARC处理器

ADSP-21161N

摘要

高性能的32位DSP的应用，音频， medi-

CAL ，军事，无线通信，图形，图像，

电机控制和电话

超级哈佛架构的四个独立的公交车

双数据取，取指令和非侵入式零

顶置I / O

代码与所有其他SHARC系列DSP兼容

单指令多数据（SIMD）计算架构设计师用手工

tecture ， 2个32位IEEE浮点计算单元，

每一个乘法器， ALU ，移位器和寄存器文件

串行端口提供了我

通过8个可编程和simul-的支持

taneous接收或发送引脚，支持多达16个

发送或接收16音频通道

集成外设集成的I / O处理器， 1M位导通

片内双端口SRAM ， SDRAM控制器，实现无缝多

处理功能，并且I / O端口（串行，链接，外部

总线，SPI和JTAG ）

ADSP- 21161N支持32位定点， 32位浮点和40位

浮点格式

100兆赫/ 110 MHz内核指令速率

单周期指令执行，其中包括SIMD操作

在这两个计算单元系统蒸发散

高达660 MFLOPS的峰值和440 MFLOPS持续

性能

225球17毫米

毫米CSP_BGA封装

核心处理器

指令

缓存

32 48位

双端口SRAM

块0

定时器

处理器端口

ADDR

数据

I / O端口

ADDR

1座

两个独立

双端口功能块

JTAG测试

与仿真

GPIO

FL AGS

SDRAM

调节器

数据

ADDR

DAG1

8 4 32

DAG2

8 4 32

节目

SEQUENCER

IOD

IOA

外部端口

地址总线

MUX

PM地址总线

DM地址总线

公共汽车

CONNECT

（ PX ）

PM数据总线

DM数据总线

多

接口

数据总线

MUX

数据

网络文件

（ PEX ）

16 40位

数据

网络文件

（ PEY ）

16 40位

主机端口

MULT

桶

移

桶

移

MULT

ALU

IOP

（内存映射）

控制，

状态， &

数据缓冲区

DMA

调节器

串行端口（ 4 ）

图1. ADSP- 21161N功能框图

SHARC和SHARC徽标是ADI公司的商标。

链路端口（ 2 ）

SPI端口（ 1 ）

I / O处理器

版本C

文档反馈

信息ADI公司提供的被认为是准确和可靠。

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一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

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技术支援

www.analog.com

ADSP-21161N

摘要................................................. .............. 1

概述................................................ 3

ADSP- 21161N系列核心架构.................... 3

ADSP- 21161N内存和I / O接口功能....... 5

开发工具............................................... 9

附加信息........................................ 10

相关信号链.......................................... 10

引脚功能描述....................................... 11

引导模式................................................ ....... 16

规格................................................. ....... 17

工作条件.......................................... 17

电气特性....................................... 18

包装信息........................................... 19

绝对最大额定值................................... 19

ESD注意事项................................................ ...... 19

时序规格........................................... 19

功耗............................................... 20

输出驱动电流......................................... 54

测试条件................................................ .. 54

环境条件.................................... 55

225球CSP_BGA球配置....................... 56

外形尺寸................................................ 58

表面贴装设计.......................................... 58

订购指南................................................ ..... 58

修订历史

1月13日 - 修订版。 B到C版

更新

开发工具...................................... 9

补充部分，

相关信号链.......................... 10

添加脚注3

表16

内存读 - 总线主控.................................... 27

版本C |

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2013年1月

ADSP-21161N

概述

在ADSP- 21161N SHARC

DSP是的低成本衍生物

ADSP -21160具有ADI公司的超级哈佛架构

tecture 。宽松的便携性， ADSP- 21161N是源代码

与ADSP -21160和第一代兼容

ADSP- 2106x SHARC处理器SISD （单指令，

单数据）模式。像其他SHARC系列的DSP ， ADSP-的

21161N ]是对于高perfor-优化的32位处理器

曼斯DSP应用。在ADSP - 21161N包括

100 MHz或110 MHz的核心，一个双端口的片上SRAM ，一个

集成I与多处理器支持/ O处理器，并

多个内部总线以消除I / O瓶颈。

作为最早在ADSP -21160提供中， ADSP- 21161N

提供了一个单指令多数据（ SIMD ）架构。

使用两个计算单元（ ADSP- 2106x SHARC proces-

感器有一个），在ADSP- 21161N可以双循环

性能与在一系列DSP的ADSP- 2106x

算法。

制作艺术的状态，高速，低功耗的CMOS

过程中， ADSP- 21161N有10纳秒或9 ns指令周期

时间。在其SIMD计算硬件上运行

110 MHz时， ADSP- 21161N可以执行6.6亿浮点

每秒浮点运算。

表1

显示性能基准测试

标志着ADSP- 21161N 。

这些基准提供的单声道的推断

测得的双通道处理性能。欲了解更多

标杆和优化DSP代码，供参考

单，双通道处理，请参阅ADI公司

公司的网站。

表1.基准

100兆赫

指令

率

92 μs

5纳秒

20纳秒

45纳秒

80纳秒

60纳秒

40纳秒

800M字节/秒

110兆赫

指令

率

83.6 μs

4.5纳秒

18.18纳秒

40.9纳秒

72.72纳秒

54.54纳秒

36.36纳秒

880M字节/秒

在ADSP- 21161N的框图

第1页

说明

下面的建筑特色：

两个处理单元，每一个ALU的组成，多

钳，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

内存和核心的每个核心proces-之间的转账

SOR周期

间隔定时器

片上SRAM （ 1M位）

SDRAM控制器的无缝连接的SDRAM

外部端口支持：

接口与片外存储器外设

六无缝多支持

ADSP- 21161N SHARC处理器

主机端口读的IOP寄存器/写

· DMA控制器

四个串行端口

双链路端口

SPI兼容接口

JTAG测试访问端口

12个通用I / O引脚

图2

示出了一个典型的单处理器系统。一个multipro-

cessing系统出现在

图5在第8页。

ADSP - 21161N系列核心架构

在ADSP- 21161N包括以下建筑特色

的ADSP- 2116x系列处理器。在ADSP - 21161N的代码

在与ADSP -21160的装配水平相适应，

ADSP- 21060 ， ADSP- 21061 ， ADSP- 21062和ADSP -21065L 。

基准算法

1024点复数FFT

（ 4基数，以冲销）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

除（ Y / X ）

平方根的倒数

DMA传输

SIMD计算引擎

在ADSP - 21161N包含两个计算处理元素

该操作作为单指令多数据ments （SIMD）

引擎。的处理元件被称作P EX与

PEY ，并且每个包含一个ALU，乘法器，移位器和寄存器

文件中。 PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集型DSP

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式也将增加一倍

存储器和处理元件之间的带宽。

在ADSP- 21161N继续SHARC行业领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。这些

功能包括1M位双端口SRAM存储器，主机亲

处理器接口， I /支持14个DMA通道O处理器，

四个串行端口，两个连接端口， SDRAM控制器， SPI接口

面对外部并行总线，以及无缝多。

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2013年1月

ADSP-21161N

当使用DAG的转移在SIMD模式下的数据，两个数据

值传送用的存储器或寄存器的每个接入

器文件中。

SIMD仅支持内部存储和访问不

支持片外访问。

数据寄存器文件

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合SHARC增强哈佛

体系结构，允许computa-之间无约束的数据流

化单元和内部存储器。 PEX中的寄存器

简称为R0- R15和在PEY为S0- S15。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单元的执行单周期

指令。每个处理单元内的三个单元是

平行排列，从而最大限度地计算吞吐量。

单一的多功能指令执行的并行ALU和

乘数操作。在SIMD模式下，并行ALU和

发生在两个处理单元乘数操作。这些

计算单元支持IEEE 32位单精度悬空

荷兰国际集团点， 40位扩展精度浮点和32位

定点数据格式。

指令和四操作数的单周期取

在ADSP- 21161N采用了增强的哈佛结构

其中，所述数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图2）。

与ADSP- 21161N的独立的程序和

数据存储器总线和片上指令缓存，时处理

SOR可同时提取4个操作数（ 2对每个数据

总线）和一个指令（从高速缓存），在一个单一的周期。

控制

地址

ADSP-21161N

时钟

CLKIN

XTAL

CLK_CFG1-0

CLKDBL

EBOOT

LBOOT

IRQ2-0

FLAG11-0

TIMEXP

RPBA

ID2-0

链接

器件

（ 2 MAX）

（可选）

串行

设备

（可选）

血粉

数据

ADDR

BRST

数据

ADDR

BOOT

EPROM

（可选）

ADDR23-0

DATA47-16

LxCLK

确认

LxACK

MS3-0

LXDAT7-0

SCLK0

FS0

D0A

D0B

SCLK1

FS1

D1A

D1B

SCLK2

FS2

D2A

D2B

SCLK3

FS3

D3A

D3B

RAS

CAS

DQM

SDWE

SDCLK1-0

SDCKE

SDA10

内存

数据

和

外设

（可选）

确认

RAS

SDRAM

DQM （可选）

CLK

CKE

A10

ADDR

CAS

串行

设备

（可选）

串行

设备

（可选）

数据

CLKOUT

DMAR2-1

DMAG2-1

DMA设备

（可选）

数据

串行

设备

（可选）

HBR

HBG

REDY

BR6-1

ADDR

数据

SPI

兼容

设备

（主机或

SLAVE ）

（可选）

SPICLK

的spid

MOSI

MISO

主持人

处理器

接口

（可选）

SBTS

RESET RSTOUT JTAG

图2.系统图

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2013年1月

ADSP-21161N

指令缓存

在ADSP- 21161N包括一个片上指令缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存能够全速运行的核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

每个存储器块，确保单周期执行两个

数据传输。在这种情况下，指令必须是可用的

缓存。

片外存储器和外设接口

在ADSP- 21161N的外部端口提供了处理器的

接口与片外存储器和外设。在62.7 -M字

片的地址空间（ 254.7 -M字，如果所有的SDRAM ）包括

在ADSP- 21161N统一的地址空间。单独导通

片内总线，用于PM地址， PM数据， DM地址， DM

数据，I / O地址和I / O数据复用在克斯特

纳尔端口创建外部系统总线与单个24位

地址总线和一个32位数据总线。外部每次访问

存储器是基于提取一个32位字中的地址。

当获取从外部存储器的指令，将两个32位

数据的位置被访问用于填充指令。

未使用的链路端口的线条也可以作为附加的数据线

DATA15 - DATA0 ，允许指令的单周期执行

系统蒸发散从外部存储器中，在高达110兆赫。

图4

节目

各对准访问外部存储器。

外部端口支持异步，同步，和

同步突发访问。同步突发SRAM可

无缝地对接。在ADSP- 21161N也可以连接glue-

以无级到SDRAM 。寻址的外部存储装置是

通过片上解码的高位地址线，以促进

生成存储体选择信号。在ADSP- 21161N亲

志愿组织可编程存储器等待状态和外部存储器

承认管制，允许接口内存和

可变外设的访问，保持和禁用时间

要求。

数据地址发生器与硬件循环缓冲器

在ADSP- 21161N的两个数据地址发生器（DAG ）是

用于间接寻址和实施循环数据

缓冲区硬件。循环缓冲区允许高效编程

需要在数字延迟线和其他数据结构明

信号处理，并在数字滤波器通常用于和

傅立叶变换。在ADSP- 21161N CON-两个DAG的

覃足够的寄存器允许创建多达32个圆形的

缓冲器（小学16寄存器组， 16个二级）。使用DAG

自动处理地址指针环绕，降低

开销，提高性能，并简化实施。

循环缓冲区可以开始和结束于一个存储位置。

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，该

ADSP - 21161N可以有条件地执行一个乘法，一个插件，

并且在这两个处理元件减法，而分支，所有

在单个指令。

ADSP - 21161N内存和I / O接口

特点

在ADSP- 21161N添加了以下建筑特色

在ADSP- 2116x系列处理器。

SDRAM接口

SDRAM接口使得ADSP- 21161N转移

数据和从同步DRAM（SDRAM ），在芯

时钟频率或二分之一的核心时钟频率。该

同步的方法，加上核心时钟频率，

支持在高吞吐量高达440M的数据传输

对于32位传输和高达660M字节/秒为48比特的字节/秒

接送。

SDRAM接口提供了标无缝连接

准的SDRAM ， 16MB， 64MB， 128MB，和256Mb-和

包括选项来支持的额外缓冲区

ADSP- 21161N和SDRAM 。 SDRAM接口是

非常灵活，并提供功能连接

SDRAM芯片的ADSP- 21161N的四个外部的MEM中的任何一个

储器的银行，具有多达所有四个存储体映射到SDRAM中。

与并联连接的可能数SDRAM设备系统

需要缓冲，以满足整个系统的时序要求。

在ADSP- 21161N支持地址和反对的流水线

控制信号，以使自身和多个之间的这种缓冲

SDRAM器件。

双端口的片上存储器

在ADSP- 21161N包含片上SRAM 1兆，

组织为0.5M比特两块（图

3).

每块可

用于代码和数据的不同组合来配置stor-

年龄。每个存储器块的双端口用于单周期

由核心处理器独立访问和I / O处理器。

的双端口存储器，结合三个独立

片上总线允许从核心和1两种数据传输

从I / O处理器，在一个周期。在ADSP- 21161N ，

该存储器可以被配置为最多32K字

32位的数据， 64K字的16位的数据， 21K字的48位

指令（或40位的数据），或不同的字的组合

尺寸高达1兆位。所有的存储器的可被访问的

16位， 32位， 48位，或64位的字。 16位浮点

存储格式支持，有效地加倍量

数据可存储在芯片上。之间的转换

32位浮点和16位浮点格式完成

在单个指令。而每个存储器块可以存储

的代码和数据的组合，访问是最有效的时

一个块存储使用的DM总线，用于传送数据，且所述

使用PM总线用于其它块存储指令和数据的

接送。使用DM总线和PM总线，有一个专门用于

目标板JTAG仿真器连接器

JTAG的ADI公司DSP工具产品线仿真器的使用

在ADSP- 21161N的IEEE 1149.1 JTAG测试访问端口

处理器监视和控制目标板上处理器

在仿真。 ADI公司DSP工具产品线

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