【a摘要高性能计算机信号进行通信系统蒸发散，音频，汽车电子，仪器仪表及工业应用超级哈佛架构的计算机（】,IC型号ADSP-21065,ADSP-21065 PDF资料,ADSP-21065经销商,ic,电子元器件-51电子网

摘要

高性能计算机信号进行通信

系统蒸发散，音频，汽车电子，仪器仪表及

工业应用

超级哈佛架构的计算机（ SHARC

)

四为双数据独立总线，指令，

和I / O读取一个单循环

32位定点运算; 32位和40位浮点

浮点运算

544 Kbits的片上SRAM存储器和集成I / O

外设

IS支持，八个同时接收和发送

麻省理工学院频道

主要特点

66 MIPS ， MFLOPS 198峰， 132 MFLOPS持续

性能

用户可配置544 Kbit的片上SRAM存储器

两个外部端口， DMA通道和八个系列

口， DMA通道

微电脑DSP

ADSP-21065L

SDRAM控制器的无缝连接，以低成本

外部存储器（ @ 66兆赫）

64M词外地址范围

12个可编程I / O引脚和两个定时器与事件

捕捉选项

代码兼容ADSP- 2106x系列

208引脚MQFP或196球的Mini- BGA封装

3.3伏特操作

灵活的数据格式和40位扩展精度

32位单精度和40位扩展精度IEEE

浮点数据格式

32位定点数据格式，整数和小数，

采用双80位累加器

并行计算

单周期乘法和ALU运算的并行

双通道内存读/写，并取指令

乘用加减法的加速FFT但是 -

terfly计算

1024点复数FFT基准： 0.274毫秒（ 18221

周期）

双端口SRAM

1座

核心处理器

指令

缓存

48位

两个独立

双端口功能块

处理器端口

ADDR

数据

块0

JTAG

TEST &

仿真

I / O端口

数据

ADDR

数据

DAG1

DAG2

节目

SEQUENCER

PM地址总线

DM地址总线

IOA

IOD

外

PORT

SDRAM

接口

地址总线

MUX

多

接口

PM数据总线

数据总线

MUX

主机端口

公共汽车

CONNECT

（ PX ）

40 DM数据总线

数据

网络文件

倍增器

40位

IOP

（内存映射）

DMA

调节器

SPORT 0

（ 2 RX，的2Tx ）

桶

移

ALU

控制，

，定时器

＆放大器;

数据缓冲区

体育1

I / O处理器

图1.功能框图

SHARC是ADI公司的注册商标。

版本B

信息ADI公司提供的被认为是准确和

可靠的。但是，没有责任承担由Analog Devices其

使用，也不对第三方专利或其他权利的任何侵犯

这可能是由于它的使用。没有获发牌照以暗示或

否则，在ADI公司的任何专利或专利权。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.

联系电话： 781 / 329-4700

万维网网站： http://www.analog.com

传真： 781 / 326-8703

ADI公司， 2000

ADSP-21065L

544 Kbits的可配置片上SRAM

双端口供核处理器独立访问

和DMA

可配置的16位， 32位， 48位数据的组合和

在块0和块1的程序字

DMA控制器

十DMA通道，两个专用的外部端口

八专用于串行端口

背景DMA传输速度高达66 MHz的并行

用全速处理器执行

执行转移之间：

内部RAM和主机

内部RAM和串行端口

内部RAM和Master或Slave SHARC

内部RAM和外部存储器或I / O设备

外部存储器和外部设备

主处理器接口

有效的接口，以8位， 16位和32位微处理器

主机可直接读/写ADSP -21065L IOP寄存器

多

分布式片上总线仲裁的无缝，并行

总线连接在两个ADSP - 21065Ls加主机

132兆字节/ s的传输速率在并行总线

串口

独立的发送和接收功能

可编程的3位至32位串行字宽

S支持体允许八个发送和接收八

频道

无缝连接工业标准的编解码器

TDM多通道模式与婆媳/ A律五金

扩

多通道信令协议

–2–

版本B

ADSP-21065L

概述

在ADSP - 21065L是SHARC的强大的会员

系列32位处理器的成本敏感型应用程序优化

阳离子。 SHARC处理器 - 超级哈佛架构，提供了

的任何性能和内存的集成水平最高

32位DSP在业界它们也是在唯一的DSP

业内人士认为同时提供固定和浮点功能，

而不损害精度或性能。

制作高速，低功耗的CMOS工艺， 0.35

技术， ADSP -21065L提供了最高的性能

由32位DSP -66 MIPS （ 198 MFLOPS ）。凭借其片上

指令高速缓冲存储器，处理器能在执行每个指令

一个周期。表1列出了业绩基准的

ADSP-21065L.

在ADSP -21065L SHARC结合了浮点DSP

核心集成的片上系统功能，包括

544 Kbit的SRAM存储器，主机处理器接口， DMA CON-

控制器， SDRAM控制器，以及增强型串行端口。

图1显示了在ADSP- 21065L的框图， illustrat-

荷兰国际集团下面的建筑特色：

运算单元（ ALU，乘法器，以及移位器）配有一个

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令Cache

定时器与事件捕获模式

片上双端口SRAM

外部端口用于连接片外存储器和

外设

主机端口和SDRAM接口

DMA控制器

增强型串行口

JTAG测试访问端口

表一，性能基准测试

控制

地址

时钟

RESET

CLKIN

ADSP-21065L

数据

ADDR

数据

RESET

1-0

SPORT0

TX0_A

TX0_B

RX0_A

RX0_B

SPORT1

TX1_A

TX1_B

RX1_A

RX1_B

控制

BOOT

EPROM

（可选）

ADDR

23-0

数据

31-0

确认

3-0

血粉

SBTS

HBR

HBG

REDY

RAS

CAS

DQM

SDWE

SDCLK

1-0

SDCKE

SDA10

注册会计师

主持人

处理器

（可选）

ADDR

数据

ADDR

数据

RAS

CAS

DQM

CLK

CKE

A10

SDRAM

（可选）

图2. ADSP- 21065L单处理器系统

独立，并行计算单位

运算/逻辑单元（ALU），乘法器，移位器和所有

执行单周期指令。三个单元布置

平行，从而最大限度地计算吞吐量。多单

功能指令执行的并行ALU和乘法器

操作。这些计算单元支持IEEE 32位

单精度浮点数，扩展精度40位浮点

点，和32位定点数据格式。

数据寄存器文件

标杆

周期

1024铂。复数FFT

（ 4基数，用数字反向）

矩阵乘法（流水线）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

除以Y / X

平方根的倒数（ 1 / √x ）

DMA传输

定时

15.00纳秒

0.274纳秒

135纳秒

240纳秒

15纳秒

60纳秒

90纳秒

135纳秒

264兆字节/秒。

周期

18221

通用数据寄存器文件用于传输数据

计算单元和数据总线之间，并用于

存储中间结果。这10口， 32个寄存器（16革命制度党

玛丽， 16个二级）注册文件，结合ADSP-

21000的哈佛结构，允许无约束的数据流

计算单元和内存之间的。

指令和两个操作数的单周期取

在ADSP -21065L功能增强的超级哈佛架构

tecture其中，所述数据存储器（DM）的总线传输的数据和

程序存储器（PM）的总线传送指令和

数据（参见图1）。凭借其独立的程序和数据存储器

总线，以及片上指令高速缓存，处理器可以simulta-

neously取两个操作数和指令（从缓存），

所有在单个周期。

指令缓存

ADSP - 21000系列核心架构

在ADSP - 21065L的代码和功能与兼容

ADSP - 21060 / ADSP - 21061 / ADSP- 21062 。在ADSP -21065L

包括SHARC以下的建筑特色

家庭的核心。

在ADSP -21065L包括一个片上指令缓存

使三总线操作的取指令和两个

数据值。缓存是有选择性的，只说明了

获取与PM总线的数据访问冲突被缓存。这

可以全速执行核心，循环操作，如

数字滤波器乘法累加和FFT蝶形处理。

数据地址发生器与硬件循环缓冲器

在ADSP -21065L的两个数据地址发生器（DAG ）

在硬件中实现循环数据缓冲区。循环缓冲区

允许延时线和其他数据高效的编程

版本B

–3–

ADSP-21065L

要求在数字信号处理结构，并且的COM

常用的数字滤波器和傅里叶变换。该

ADSP -21065L的两位的DAG包含足够的寄存器允许

创建多达32个循环缓冲器（16初级寄存器

套， 16中学）。使用DAG自动处理地址

指针环绕，减少开销，提高perfor-

曼斯，并简化实施。循环缓冲器可

开始和结束处的任何存储器位置。

灵活的指令集

片外存储器和外设接口

48位指令字容纳了各种并行

操作，简洁的编程。例如， ADSP-

21065L可以有条件地执行一个乘法，一个加，减法

和一个分支，在一个单一的指令。

ADSP- 21065L特点

在ADSP -21065L的外部端口提供了处理器的

接口与片外存储器和外设。 64M的话，

离片的地址空间中包含的ADSP -21065L的单向

田间地址空间。独立的片上总线，用于程序

存储器，数据存储器和I / O复用的外部

端口与单个24位创建一个外部系统总线AD-

礼服总线，四个内存选择，和一个32位数据总线。

芯片上的超级哈佛架构提供了三条巴士

性能的同时，片外统一的地址空间中给出

灵活的设计。

SDRAM接口

在ADSP -21065L旨在实现最高的系统

吞吐量，使系统性能最大化。它可以是

无论是通过晶体或TTL兼容的时钟信号作为时钟源。

在ADSP- 21065L使用输入时钟，其频率等于

一半的指令速率33 MHz的输入时钟产生一个

15 ns的处理器周期（相当于66兆赫）。之间

面对在ADSP -21065L操作，如下图所示。此后

本文档中， 1× =输入时钟频率，和2x =处理器的中

指令速率。

下面的时钟操作评级是基于1X = 33 MHz的

（指令速率/芯= 66兆赫）：

SDRAM

外部SRAM

串口

多

主持人（异步）

66兆赫

33兆赫

SDRAM接口使得ADSP -21065L转移

数据和从同步DRAM（SDRAM ），以2倍的时钟

频率。再加上2倍的时钟同步方法

频率支持在高吞吐量的最多的数据传输

220兆字节/秒。

SDRAM接口提供了标无缝连接

准SDRAM的16兆， 64兆， 128兆，并包括

选项来支持ADSP -21065L之间的额外缓冲区

和SDRAM 。 SDRAM接口非常灵活，

提供能力SDRAM的连接到的任何一个

ADSP -21065L的四个外部记忆库。

与并联连接的可能数SDRAM设备系统

需要缓冲，以满足整个系统的时序要求。

在ADSP -21065L支持地址的流水线和

控制信号，以使自身和mul-之间的这种缓冲

tiple SDRAM器件。

主处理器接口

充实的ADSP- 21000系列核心， ADSP -21065L

增加了以下建筑特色：

双端口的片上存储器

在ADSP -21065L含有544千位的片上SRAM ，

分为两个银行：银行0拥有288千位，和银行有1

256千位。银行0被配置为2K的9列

16位，

而银行1配置了2K的8列

16位。每

存储器块是双端口用于单周期的，独立的AC-

由核心处理器流程和I / O处理器或DMA控制 -

LER 。双端口存储器和独立的片上总线允许

从核心的两个数据传输和一个从I / O ，尽在

单周期（参见图4为ADSP -21065L内存映射）。

在ADSP -21065L ，存储器可以被配置为

最大的32位数据， 34K字16K字为16位

数据， 10K字的48位指令（ 40位数据）或

不同的词组合尺寸可达544千位。所有

存储器可以被访问的16位， 32位或48位。

而每个存储块可以存储的代码的组合和

数据访问是最有效的，当一个块存储数据，

使用DM总线传输，而另一个块存储在 -

structions和数据，使用PM总线进行传输。使用

的DM和PM总线以这种方式，与一个专用于每个

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，该指令必须在可用的

缓存。单周期执行也保持时的所述一个

数据操作数传送到或从片外，通过ADSP-

21065L的外部端口。

在ADSP -21065L的主机接口可以方便的连接到

标准微处理器总线- 8,16和32位，要求

很少的附加硬件。在支持异步传输

加快了1倍的时钟频率，则主机接口被访问

通过ADSP -21065L的外部端口。两个通道

DMA是可用于主机接口;代码和数据传输

FERS是实现低软件开销。

主处理器要求ADSP -21065L的外部总线

与主机总线请求（HBR ），主机总线授权（ HBG ），并

准备就绪（ REDY ）信号。主机可以直接读取和写入

IOP注册ADSP -21065L和可以访问DMA

通道设置和邮箱寄存器。向量中断支持

使主机命令的有效执行。

DMA控制器

在ADSP -21065L的片上DMA控制器允许零

开销，无需处理器间无干扰数据传输

公约。 DMA控制器独立操作和

无形到处理器内核，从而使DMA操作，以

而核心同时执行的程序发生

指令。

DMA传输可以的ADSP -21065L的内部发生

存储器和任一外部存储器，外围设备，或一

主处理器。 DMA传输也可以的发生

ADSP -21065L的内部存储器和串行端口。 DMA

外部存储器和外围之间的转移

设备是另一种选择。外部总线的包装，以16-，32- ，或

48位内部字是在DMA传输完成。

可在ADSP- 21065L-十个通道的DMA

通过该处理器的外部8通过串行端口，以及两个

端口（无论是主处理器，其他ADSP -21065L ，内存或

–4–

版本B

ADSP-21065L

I / O传输）。程序可以被下载到ADSP-

21065L使用DMA传输。异步芯片外peripher-

ALS可以控制使用DMA请求两个DMA通道/格兰特

线（ DMAR

1-2,

DMAG

1-2

）。其他的DMA功能包括跨

产生中断的DMA传输和DMA完成

链接自动链接的DMA传输。

串口

开发工具

在ADSP -21065L支持与一套完整的软件

和硬件开发工具，包括EZ -ICE

IN-

在线仿真器和开发软件。

您使用的ADSP- 21060相同的EZ - ICE硬件/

ADSP - 21062还充分模拟了ADSP -21065L 。

无论是SHARC开发工具和家人在VisualDSP

综合项目管理和调试环境

支持ADSP -21065L 。在VisualDSP项目管理

换货环境，使您可以开发和调试应用程序

阳离子从一个单一的综合方案。

SHARC处理器开发工具包括一个易于使用的Assem-

BLER是基于代数语法;装配体库/

图书管理员;的连接体;装载机;一个周期精确，指令级

模拟器; C编译器;和C运行时库，其中包括

DSP和数学函数。

调试与Visual DSP C和汇编程序

调试器，您可以：

查看混合C语言和汇编代码

插入断点

设置观察点

跟踪总线活动

简介程序执行

填充和内存转储

创建自定义的调试器窗口

在ADSP -21065L具有两个同步串行端口

提供一种廉价的界面到各种各样的数字和

混合信号的外围设备。串行端口可以工作

1个时钟频率，提供各自具有的最大数据速率

33 Mbit / s的。每个串行端口有一个初级和一个次级组

发送和接收信道。独立的发送和接收

函数提供了串行通信更大的灵活性。

串口的数据可以自动传送到距离

芯片通过DMA内存。每个串口支持

三种操作模式： DSP串行端口模式，我

S模式（一

接口通常使用的音频编解码器）和TDM （时间

分复用）的多通道模式。

串行端口可以与小端或大端操作

传输格式，为3位选择字长为

32位。他们提供可选择的同步和传输

模式和可选

μ律

或A - law压扩。串口

时钟和帧同步可以被内部或外部产生。

串行端口还包括关键字和keymask功能

增强处理器间通信。

可编程计时器和通用I / O端口

在ADSP -21065L有两个独立的定时器模块，每个模块的

这两个功能，脉宽和代

脉冲计数和捕捉。

在脉宽生成模式中， ADSP -21065L可以gener-

连吃带内的任意脉宽调制波形

71.5秒的最长期限。

在脉冲计数器模式下， ADSP -21065L可以测量两种

的高或低脉冲宽度和输入波形的周期。

在ADSP -21065L还含有12可编程，通用

通用I / O引脚可以作为输入或输出功能。如

输出，这些引脚可以用信号外围设备;作为输入，这些

引脚可提供测试的条件分支。

引导程序

可视化IDE，您可以定义和管理多用户

项目。它的对话框和属性页使您能够

配置和管理所有的SHARC开发工具。

此功能使您能够：

如何控制开发工具流程的输入和性别

中心提供全方位输出。

保持一比一对应工具的的COM

命令行开关。

在EZ -ICE仿真器使用IEEE 1149.1 JTAG测试访问

在ADSP -21065L处理器的端口来监视和控制

目标板处理器仿真过程。在EZ -ICE提供

全速仿真，允许查看和修改

存储器，寄存器和处理器堆栈。非介入在电路

仿真是通过使用所述处理器的JTAG的放心间

面的仿真器不会影响目标系统的装载或

时序。

除了软件和硬件开发工具

可从ADI公司，第三方提供多元化

广泛的工具支持的SHARC处理器系列。硬

洁具工具包括SHARC PC插入卡多

SHARC VME板和女儿，并与多个模块

SHARC处理器和更多的内存。这些模块都是基于

在SHARCPAC 模块规格。第三方软件

工具包括阿达编译器， DSP库，操作系统，

和框图设计工具。

附加信息

在ADSP -21065L的内部存储器可在引导

系统上电时从一个8位的EPROM中，主机处理器，或

外部存储器。选择引导源被控制

该

血粉

（引导存储器选择）和BSEL （ EPROM引导）

销。无论8,16或32位主处理器可以用于

引导。有关详细信息，请参阅的描述

血粉

和BSEL

引脚本数据表中的引脚说明部分。

多

在ADSP -21065L提供量身定制到多强大的功能

处理DSP系统。统一的地址空间允许

直处理器间既ADSP- 21065L的眼压访问

寄存器。分布式总线仲裁逻辑被包含在芯片上

简单，包含一个最强的系统无缝连接

两个ADSP- 21065Ls妈妈和一个主处理器。大师亲

处理器切换开销招致只有一个周期。总线锁定

允许信号灯不可分割的读 - 修改 - 写序列。

向量中断提供了处理器间的命令。

用于处理器之间数据传输的最大吞吐量是

132兆字节/秒以上的外部端口。

版本B

–5–

有关ADSP -21065L指令集的详细信息

与建筑，看到了

ADSP - 21065L SHARC用户手册，

第三版，并且

ADSP- 21065L SHARC技术参考。

EZ -ICE和的VisualDSP注册ADI公司的商标。

SHARCPAC是ADI公司的商标。

摘要

高性能计算机信号进行通信

系统蒸发散，音频，汽车电子，仪器仪表及

工业应用

超级哈佛架构的计算机（ SHARC

)

四为双数据独立总线，指令，

和I / O读取一个单循环

32位定点运算; 32位和40位浮点

浮点运算

544 Kbits的片上SRAM存储器和集成I / O

外设

IS支持，八个同时接收和发送

麻省理工学院频道

主要特点

66 MIPS ， MFLOPS 198峰， 132 MFLOPS持续

性能

用户可配置544 Kbit的片上SRAM存储器

两个外部端口， DMA通道和八个系列

口， DMA通道

微电脑DSP

ADSP-21065L

SDRAM控制器的无缝连接，以低成本

外部存储器（ @ 66兆赫）

64M词外地址范围

12个可编程I / O引脚和两个定时器与事件

捕捉选项

代码兼容ADSP- 2106x系列

208引脚MQFP或196球的Mini- BGA封装

3.3伏特操作

灵活的数据格式和40位扩展精度

32位单精度和40位扩展精度IEEE

浮点数据格式

32位定点数据格式，整数和小数，

采用双80位累加器

并行计算

单周期乘法和ALU运算的并行

双通道内存读/写，并取指令

乘用加减法的加速FFT但是 -

terfly计算

1024点复数FFT基准： 0.274毫秒（ 18221

周期）

双端口SRAM

1座

核心处理器

指令

缓存

48位

两个独立

双端口功能块

处理器端口

ADDR

数据

块0

JTAG

TEST &

仿真

I / O端口

数据

ADDR

数据

DAG1

DAG2

节目

SEQUENCER

PM地址总线

DM地址总线

IOA

IOD

外

PORT

SDRAM

接口

地址总线

MUX

多

接口

PM数据总线

数据总线

MUX

主机端口

公共汽车

CONNECT

（ PX ）

40 DM数据总线

数据

网络文件

倍增器

40位

IOP

（内存映射）

DMA

调节器

SPORT 0

（ 2 RX，的2Tx ）

桶

移

ALU

控制，

，定时器

＆放大器;

数据缓冲区

体育1

I / O处理器

图1.功能框图

SHARC是ADI公司的注册商标。

版本B

信息ADI公司提供的被认为是准确和

可靠的。但是，没有责任承担由Analog Devices其

使用，也不对第三方专利或其他权利的任何侵犯

这可能是由于它的使用。没有获发牌照以暗示或

否则，在ADI公司的任何专利或专利权。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.

联系电话： 781 / 329-4700

万维网网站： http://www.analog.com

传真： 781 / 326-8703

ADI公司， 2000

ADSP-21065L

544 Kbits的可配置片上SRAM

双端口供核处理器独立访问

和DMA

可配置的16位， 32位， 48位数据的组合和

在块0和块1的程序字

DMA控制器

十DMA通道，两个专用的外部端口

八专用于串行端口

背景DMA传输速度高达66 MHz的并行

用全速处理器执行

执行转移之间：

内部RAM和主机

内部RAM和串行端口

内部RAM和Master或Slave SHARC

内部RAM和外部存储器或I / O设备

外部存储器和外部设备

主处理器接口

有效的接口，以8位， 16位和32位微处理器

主机可直接读/写ADSP -21065L IOP寄存器

多

分布式片上总线仲裁的无缝，并行

总线连接在两个ADSP - 21065Ls加主机

132兆字节/ s的传输速率在并行总线

串口

独立的发送和接收功能

可编程的3位至32位串行字宽

S支持体允许八个发送和接收八

频道

无缝连接工业标准的编解码器

TDM多通道模式与婆媳/ A律五金

扩

多通道信令协议

–2–

版本B

ADSP-21065L

概述

在ADSP - 21065L是SHARC的强大的会员

系列32位处理器的成本敏感型应用程序优化

阳离子。 SHARC处理器 - 超级哈佛架构，提供了

的任何性能和内存的集成水平最高

32位DSP在业界它们也是在唯一的DSP

业内人士认为同时提供固定和浮点功能，

而不损害精度或性能。

制作高速，低功耗的CMOS工艺， 0.35

技术， ADSP -21065L提供了最高的性能

由32位DSP -66 MIPS （ 198 MFLOPS ）。凭借其片上

指令高速缓冲存储器，处理器能在执行每个指令

一个周期。表1列出了业绩基准的

ADSP-21065L.

在ADSP -21065L SHARC结合了浮点DSP

核心集成的片上系统功能，包括

544 Kbit的SRAM存储器，主机处理器接口， DMA CON-

控制器， SDRAM控制器，以及增强型串行端口。

图1显示了在ADSP- 21065L的框图， illustrat-

荷兰国际集团下面的建筑特色：

运算单元（ ALU，乘法器，以及移位器）配有一个

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令Cache

定时器与事件捕获模式

片上双端口SRAM

外部端口用于连接片外存储器和

外设

主机端口和SDRAM接口

DMA控制器

增强型串行口

JTAG测试访问端口

表一，性能基准测试

控制

地址

时钟

RESET

CLKIN

ADSP-21065L

数据

ADDR

数据

RESET

1-0

SPORT0

TX0_A

TX0_B

RX0_A

RX0_B

SPORT1

TX1_A

TX1_B

RX1_A

RX1_B

控制

BOOT

EPROM

（可选）

ADDR

23-0

数据

31-0

确认

3-0

血粉

SBTS

HBR

HBG

REDY

RAS

CAS

DQM

SDWE

SDCLK

1-0

SDCKE

SDA10

注册会计师

主持人

处理器

（可选）

ADDR

数据

ADDR

数据

RAS

CAS

DQM

CLK

CKE

A10

SDRAM

（可选）

图2. ADSP- 21065L单处理器系统

独立，并行计算单位

运算/逻辑单元（ALU），乘法器，移位器和所有

执行单周期指令。三个单元布置

平行，从而最大限度地计算吞吐量。多单

功能指令执行的并行ALU和乘法器

操作。这些计算单元支持IEEE 32位

单精度浮点数，扩展精度40位浮点

点，和32位定点数据格式。

数据寄存器文件

标杆

周期

1024铂。复数FFT

（ 4基数，用数字反向）

矩阵乘法（流水线）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

除以Y / X

平方根的倒数（ 1 / √x ）

DMA传输

定时

15.00纳秒

0.274纳秒

135纳秒

240纳秒

15纳秒

60纳秒

90纳秒

135纳秒

264兆字节/秒。

周期

18221

通用数据寄存器文件用于传输数据

计算单元和数据总线之间，并用于

存储中间结果。这10口， 32个寄存器（16革命制度党

玛丽， 16个二级）注册文件，结合ADSP-

21000的哈佛结构，允许无约束的数据流

计算单元和内存之间的。

指令和两个操作数的单周期取

在ADSP -21065L功能增强的超级哈佛架构

tecture其中，所述数据存储器（DM）的总线传输的数据和

程序存储器（PM）的总线传送指令和

数据（参见图1）。凭借其独立的程序和数据存储器

总线，以及片上指令高速缓存，处理器可以simulta-

neously取两个操作数和指令（从缓存），

所有在单个周期。

指令缓存

ADSP - 21000系列核心架构

在ADSP - 21065L的代码和功能与兼容

ADSP - 21060 / ADSP - 21061 / ADSP- 21062 。在ADSP -21065L

包括SHARC以下的建筑特色

家庭的核心。

在ADSP -21065L包括一个片上指令缓存

使三总线操作的取指令和两个

数据值。缓存是有选择性的，只说明了

获取与PM总线的数据访问冲突被缓存。这

可以全速执行核心，循环操作，如

数字滤波器乘法累加和FFT蝶形处理。

数据地址发生器与硬件循环缓冲器

在ADSP -21065L的两个数据地址发生器（DAG ）

在硬件中实现循环数据缓冲区。循环缓冲区

允许延时线和其他数据高效的编程

版本B

–3–

ADSP-21065L

要求在数字信号处理结构，并且的COM

常用的数字滤波器和傅里叶变换。该

ADSP -21065L的两位的DAG包含足够的寄存器允许

创建多达32个循环缓冲器（16初级寄存器

套， 16中学）。使用DAG自动处理地址

指针环绕，减少开销，提高perfor-

曼斯，并简化实施。循环缓冲器可

开始和结束处的任何存储器位置。

灵活的指令集

片外存储器和外设接口

48位指令字容纳了各种并行

操作，简洁的编程。例如， ADSP-

21065L可以有条件地执行一个乘法，一个加，减法

和一个分支，在一个单一的指令。

ADSP- 21065L特点

在ADSP -21065L的外部端口提供了处理器的

接口与片外存储器和外设。 64M的话，

离片的地址空间中包含的ADSP -21065L的单向

田间地址空间。独立的片上总线，用于程序

存储器，数据存储器和I / O复用的外部

端口与单个24位创建一个外部系统总线AD-

礼服总线，四个内存选择，和一个32位数据总线。

芯片上的超级哈佛架构提供了三条巴士

性能的同时，片外统一的地址空间中给出

灵活的设计。

SDRAM接口

在ADSP -21065L旨在实现最高的系统

吞吐量，使系统性能最大化。它可以是

无论是通过晶体或TTL兼容的时钟信号作为时钟源。

在ADSP- 21065L使用输入时钟，其频率等于

一半的指令速率33 MHz的输入时钟产生一个

15 ns的处理器周期（相当于66兆赫）。之间

面对在ADSP -21065L操作，如下图所示。此后

本文档中， 1× =输入时钟频率，和2x =处理器的中

指令速率。

下面的时钟操作评级是基于1X = 33 MHz的

（指令速率/芯= 66兆赫）：

SDRAM

外部SRAM

串口

多

主持人（异步）

66兆赫

33兆赫

SDRAM接口使得ADSP -21065L转移

数据和从同步DRAM（SDRAM ），以2倍的时钟

频率。再加上2倍的时钟同步方法

频率支持在高吞吐量的最多的数据传输

220兆字节/秒。

SDRAM接口提供了标无缝连接

准SDRAM的16兆， 64兆， 128兆，并包括

选项来支持ADSP -21065L之间的额外缓冲区

和SDRAM 。 SDRAM接口非常灵活，

提供能力SDRAM的连接到的任何一个

ADSP -21065L的四个外部记忆库。

与并联连接的可能数SDRAM设备系统

需要缓冲，以满足整个系统的时序要求。

在ADSP -21065L支持地址的流水线和

控制信号，以使自身和mul-之间的这种缓冲

tiple SDRAM器件。

主处理器接口

充实的ADSP- 21000系列核心， ADSP -21065L

增加了以下建筑特色：

双端口的片上存储器

在ADSP -21065L含有544千位的片上SRAM ，

分为两个银行：银行0拥有288千位，和银行有1

256千位。银行0被配置为2K的9列

16位，

而银行1配置了2K的8列

16位。每

存储器块是双端口用于单周期的，独立的AC-

由核心处理器流程和I / O处理器或DMA控制 -

LER 。双端口存储器和独立的片上总线允许

从核心的两个数据传输和一个从I / O ，尽在

单周期（参见图4为ADSP -21065L内存映射）。

在ADSP -21065L ，存储器可以被配置为

最大的32位数据， 34K字16K字为16位

数据， 10K字的48位指令（ 40位数据）或

不同的词组合尺寸可达544千位。所有

存储器可以被访问的16位， 32位或48位。

而每个存储块可以存储的代码的组合和

数据访问是最有效的，当一个块存储数据，

使用DM总线传输，而另一个块存储在 -

structions和数据，使用PM总线进行传输。使用

的DM和PM总线以这种方式，与一个专用于每个

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，该指令必须在可用的

缓存。单周期执行也保持时的所述一个

数据操作数传送到或从片外，通过ADSP-

21065L的外部端口。

在ADSP -21065L的主机接口可以方便的连接到

标准微处理器总线- 8,16和32位，要求

很少的附加硬件。在支持异步传输

加快了1倍的时钟频率，则主机接口被访问

通过ADSP -21065L的外部端口。两个通道

DMA是可用于主机接口;代码和数据传输

FERS是实现低软件开销。

主处理器要求ADSP -21065L的外部总线

与主机总线请求（HBR ），主机总线授权（ HBG ），并

准备就绪（ REDY ）信号。主机可以直接读取和写入

IOP注册ADSP -21065L和可以访问DMA

通道设置和邮箱寄存器。向量中断支持

使主机命令的有效执行。

DMA控制器

在ADSP -21065L的片上DMA控制器允许零

开销，无需处理器间无干扰数据传输

公约。 DMA控制器独立操作和

无形到处理器内核，从而使DMA操作，以

而核心同时执行的程序发生

指令。

DMA传输可以的ADSP -21065L的内部发生

存储器和任一外部存储器，外围设备，或一

主处理器。 DMA传输也可以的发生

ADSP -21065L的内部存储器和串行端口。 DMA

外部存储器和外围之间的转移

设备是另一种选择。外部总线的包装，以16-，32- ，或

48位内部字是在DMA传输完成。

可在ADSP- 21065L-十个通道的DMA

通过该处理器的外部8通过串行端口，以及两个

端口（无论是主处理器，其他ADSP -21065L ，内存或

–4–

版本B

ADSP-21065L

I / O传输）。程序可以被下载到ADSP-

21065L使用DMA传输。异步芯片外peripher-

ALS可以控制使用DMA请求两个DMA通道/格兰特

线（ DMAR

1-2,

DMAG

1-2

）。其他的DMA功能包括跨

产生中断的DMA传输和DMA完成

链接自动链接的DMA传输。

串口

开发工具

在ADSP -21065L支持与一套完整的软件

和硬件开发工具，包括EZ -ICE

IN-

在线仿真器和开发软件。

您使用的ADSP- 21060相同的EZ - ICE硬件/

ADSP - 21062还充分模拟了ADSP -21065L 。

无论是SHARC开发工具和家人在VisualDSP

综合项目管理和调试环境

支持ADSP -21065L 。在VisualDSP项目管理

换货环境，使您可以开发和调试应用程序

阳离子从一个单一的综合方案。

SHARC处理器开发工具包括一个易于使用的Assem-

BLER是基于代数语法;装配体库/

图书管理员;的连接体;装载机;一个周期精确，指令级

模拟器; C编译器;和C运行时库，其中包括

DSP和数学函数。

调试与Visual DSP C和汇编程序

调试器，您可以：

查看混合C语言和汇编代码

插入断点

设置观察点

跟踪总线活动

简介程序执行

填充和内存转储

创建自定义的调试器窗口

在ADSP -21065L具有两个同步串行端口

提供一种廉价的界面到各种各样的数字和

混合信号的外围设备。串行端口可以工作

1个时钟频率，提供各自具有的最大数据速率

33 Mbit / s的。每个串行端口有一个初级和一个次级组

发送和接收信道。独立的发送和接收

函数提供了串行通信更大的灵活性。

串口的数据可以自动传送到距离

芯片通过DMA内存。每个串口支持

三种操作模式： DSP串行端口模式，我

S模式（一

接口通常使用的音频编解码器）和TDM （时间

分复用）的多通道模式。

串行端口可以与小端或大端操作

传输格式，为3位选择字长为

32位。他们提供可选择的同步和传输

模式和可选

μ律

或A - law压扩。串口

时钟和帧同步可以被内部或外部产生。

串行端口还包括关键字和keymask功能

增强处理器间通信。

可编程计时器和通用I / O端口

在ADSP -21065L有两个独立的定时器模块，每个模块的

这两个功能，脉宽和代

脉冲计数和捕捉。

在脉宽生成模式中， ADSP -21065L可以gener-

连吃带内的任意脉宽调制波形

71.5秒的最长期限。

在脉冲计数器模式下， ADSP -21065L可以测量两种

的高或低脉冲宽度和输入波形的周期。

在ADSP -21065L还含有12可编程，通用

通用I / O引脚可以作为输入或输出功能。如

输出，这些引脚可以用信号外围设备;作为输入，这些

引脚可提供测试的条件分支。

引导程序

可视化IDE，您可以定义和管理多用户

项目。它的对话框和属性页使您能够

配置和管理所有的SHARC开发工具。

此功能使您能够：

如何控制开发工具流程的输入和性别

中心提供全方位输出。

保持一比一对应工具的的COM

命令行开关。

在EZ -ICE仿真器使用IEEE 1149.1 JTAG测试访问

在ADSP -21065L处理器的端口来监视和控制

目标板处理器仿真过程。在EZ -ICE提供

全速仿真，允许查看和修改

存储器，寄存器和处理器堆栈。非介入在电路

仿真是通过使用所述处理器的JTAG的放心间

面的仿真器不会影响目标系统的装载或

时序。

除了软件和硬件开发工具

可从ADI公司，第三方提供多元化

广泛的工具支持的SHARC处理器系列。硬

洁具工具包括SHARC PC插入卡多

SHARC VME板和女儿，并与多个模块

SHARC处理器和更多的内存。这些模块都是基于

在SHARCPAC 模块规格。第三方软件

工具包括阿达编译器， DSP库，操作系统，

和框图设计工具。

附加信息

在ADSP -21065L的内部存储器可在引导

系统上电时从一个8位的EPROM中，主机处理器，或

外部存储器。选择引导源被控制

该

血粉

（引导存储器选择）和BSEL （ EPROM引导）

销。无论8,16或32位主处理器可以用于

引导。有关详细信息，请参阅的描述

血粉

和BSEL

引脚本数据表中的引脚说明部分。

多

在ADSP -21065L提供量身定制到多强大的功能

处理DSP系统。统一的地址空间允许

直处理器间既ADSP- 21065L的眼压访问

寄存器。分布式总线仲裁逻辑被包含在芯片上

简单，包含一个最强的系统无缝连接

两个ADSP- 21065Ls妈妈和一个主处理器。大师亲

处理器切换开销招致只有一个周期。总线锁定

允许信号灯不可分割的读 - 修改 - 写序列。

向量中断提供了处理器间的命令。

用于处理器之间数据传输的最大吞吐量是

132兆字节/秒以上的外部端口。

版本B

–5–

有关ADSP -21065L指令集的详细信息

与建筑，看到了

ADSP - 21065L SHARC用户手册，

第三版，并且

ADSP- 21065L SHARC技术参考。

EZ -ICE和的VisualDSP注册ADI公司的商标。

SHARCPAC是ADI公司的商标。