添加收藏夹  设为首页  深圳服务热线:13692101218  13751165337
51电子网联系电话:13692101218
位置:首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第365页 > ADSP-21061
a
摘要
高性能计算机信号对语音,声音,
图形和成像应用
超级哈佛架构的计算机( SHARC ) -
四为双数据独立总线,指令,
和I / O
32位IEEE浮点计算单元 -
乘法器, ALU和移位
1兆位的片上SRAM存储器和集成I / O
外设-A完整的系统级芯片
集成多处理功能
主要特点
50 MIPS , 20 ns指令速率,单周期指令
执行
120 MFLOPS峰值, 80 MFLOPS持续性能
双数据地址发生器进行模和位
反转寻址
高效的程序序列与零开销
循环:单周期环路设置
JTAG IEEE 1149.1标准测试访问端口和
片上仿真
240引脚MQFP封装
225球塑料球栅阵列( PBGA )
核心处理器
定时器
指令
缓存
32× 48位
ADDR
ADDR
ADSP- 2106x SHARC
DSP单片机系列
ADSP-21061/ADSP-21061L
引脚兼容的ADSP- 21060 ( 4兆位)和
ADSP - 21062 ( 2兆)
灵活的数据格式和40位扩展精度
32位单精度和40位扩展精度
IEEE浮点数据格式
32位定点数据格式,整数和小数,
80位累加器
并行计算
单周期乘法和ALU运算的并行
双通道内存读/写,并取指令
乘用加减法的FFT加速
蝶形运算
1024点复数FFT基准: 0.37毫秒( 18221循环)
1兆位配置的片内SRAM
双端口供核处理器独立访问
和DMA
可配置为32K字数据存储器( 32位) , 16K
字的程序存储器( 48位)或组合
这两个高达1 Mbit
片外存储器接口
4 Gigawords寻址( 32位地址)
可编程等待状态的产生,页面模式的DRAM
支持
双端口SRAM
块0
1座
两个独立
双端口功能块
处理器端口
数据
数据
JTAG
TEST &
仿真
7
I / O端口
数据
数据
ADDR
ADDR
DAG1
8 x 4 x 32
DAG2
8 x 4 x 24
节目
SEQUENCER
24
32
IOD
48
IOA
17
PM地址总线
DM地址总线
PORT
地址总线
MUX
接口
32
PM数据总线
48
40/32
数据总线
MUX
主机端口
48
公共汽车
CONNECT
( PX )
DM数据总线
数据
注册
网络文件
倍增器
16× 40位
IOP
注册
ALU
(
存储器映射)
控制,
状态&
数据缓冲区
DMA
调节器
串口
(2)
4
6
6
I / O处理器
图1. ADSP - 21061 / ADSP- 21061L框图
SHARC是ADI公司的注册商标。
版本B
信息ADI公司提供的被认为是准确和
可靠的。但是,没有责任承担由Analog Devices其
使用,也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则,在ADI公司的任何专利或专利权。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 , U.S.A.
联系电话: 781 / 329-4700
万维网网站: http://www.analog.com
传真: 781 / 326-8703
ADI公司, 2000
ADSP-21061/ADSP-21061L
DMA控制器
6通道DMA
背景DMA传输频率为50 MHz ,并联
全速处理器执行
执行之间的ADSP- 21061内部存储器传输
和外部存储器,外围设备,主机
处理器或串行端口
主处理器接口
有效的接口,以16位和32位微处理器
主机可以直接读/写ADSP - 21061内部存储器
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线
连接多达六个ADSP - 21061s加主机
为300MB / s的传输速率在并行总线
串口
两个40 Mbit / s的同步串行端口
独立的发送和接收功能
3到32位数据字宽
μ律/ A律硬件扩
TDM多通道模式
多通道信令协议
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
ADSP - 21000系列核心架构。 。 。 。 。 。 。 4
ADSP - 21061特征。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
开发工具。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 8
附加信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 8
引脚说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 9
目标板连接器用于EZ -ICE
探头。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 12
推荐工作条件( 5 V ) 。 14
电气特性( 5 V ) 。 。 。 。 。 。 。 。 。 。 。 14
功耗ADSP - 21061 ( 5 V ) 。 。 。 。 。 。 。 。 。 。 。 。 15
推荐工作条件( 3.3 V ) 16
电气特性( 3.3 V ) 。 。 。 。 。 。 。 。 。 。 16
功耗ADSP - 21061L ( 3.3 V ) 。 。 。 。 。 。 。 。 。 17
绝对最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
时序规范。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
存储器读总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 21
存储器写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 22
同步读/写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 23
同步读/写总线从。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 25
多总线请求和主机总线请求。 。 。 。 。 26
异步读/写主机到ADSP- 21061 。 。 。 。 。 。 28
三态时序- Bus主站,从公交车,
HBR , SBTS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
DMA握手。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 32
串行端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 34
JTAG测试访问端口和仿真。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 37
输出驱动电流。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 38
功耗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 38
测试条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 38
环境条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 41
240 - LEAD公制MQFP引脚配置。 。 42
外形尺寸。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 43 , 44
ADSP- 21061L 225球塑料球栅阵列( PBGA )
封装引脚。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 45
225球塑料球栅阵列( PBGA )封装引脚。 。 。 。 。 46
外形尺寸。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 47
订购指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 47
科幻居雷什
图1 。
图2中。
网络连接gure 3 。
图4中。
图5中。
ADSP - 21061 / ADSP- 21061L框图。 。 。 。
ADSP - 21061 / ADSP- 21061L系统。 。 。 。 。 。 。 。 。 。 。
多处理系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
ADSP - 21061 / ADSP- 21061L内存映射。 。 。 。 。
目标板连接器在ADSP- 21061 /
1
4
6
7
EZ -ICE是ADI公司的注册商标。
ADSP- 21061L EZ -ICE仿真器(跳线的地方) 。 。 。 12
图6为多个JTAG扫描路径连接
ADSP - 21061 / ADSP- 21061L系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 12
图7. JTAG Clocktree的多ADSP- 21061 /
ADSP - 21061L系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 13
图8.时钟输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
图9.复位。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
图10.中断。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
图11.定时器。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
图12.标志。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
图13.存储器读总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 21
图14.存储器写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 22
图15.同步读/写总线主控。 。 。 。 。 。 。 24
图16.同步读/写总线从。 。 。 。 。 。 。 。 。 25
图17.多处理器总线请求和主机总线
请求。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 27
图18A 。同步REDY时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 28
图18B 。异步读/写主机到
ADSP - 21061 / ADSP- 21061L 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 29
图19A 。三态时序(总线转换周期,
SBTS
断言) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 31
图19B 。三态时序(主机转换周期) 。 。 31
图20. DMA握手时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 33
图21.串行端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 35
图22.外部迟后帧同步。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 36
图23. JTAG测试访问端口和仿真。 。 。 。 。 。 。 37
图24.输出使能/禁用。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
交流测量图25.等效设备加载
(包括所有的灯具) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
图26.参考电压电平测量交流
(除输出启用/禁用) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
图27. ADSP- 2106x典型驱动电流
(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
图28.典型输出上升时间( 10 % -90 %V
DD
)与
负载电容(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . 40
图29.典型输出上升时间( 0.8 V- 2.0 V)与负载
电容( V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . 40
图30.典型的输出延迟或保持与负载电容
(在最大外壳温度)(V
DD
= 5 V) . . . . . . . . 40
图31. ADSP- 2106x典型驱动电流
(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
图32.典型输出上升时间( 10 % -90 %V
DD
)与
负载电容(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . 40
图33.典型输出上升时间( 0.8 V- 2.0 V)与负载
电容( V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . 41
图34.典型的输出延迟或保持与负载电容
(在最大外壳温度)(V
DD
= 3.3 V) . . . . . . . 41
–2–
版本B
ADSP-21061/ADSP-21061L
S
一般注意事项
概述
此数据表代表的生产规格公布
对于ADSP - 21061 5 V和ADSP - 21061L 3.3 V proces-
感器。 ADSP - 21061采用本数据手册指
这两个设备,除非明确指出。
图1示出了一个框图,ADSP- 21061 / ADSP-
21061L ,说明下面的建筑特色:
运算单元( ALU,乘法器和移位器)配有一个
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令Cache
间隔定时器
1 Mbit的片上SRAM
外部端口用于连接片外存储器和
外设
主机端口&多处理器接口
DMA控制器
串口
JTAG测试访问端口
图2示出了典型的单处理器系统。一个多
处理系统示于图3 。
表一, ADSP - 21061 / ADSP- 21061L基准( @ 50兆赫)
在ADSP - 21061是强大的SHARC系列中的一员
的浮点处理器。 SHARC处理器 - 超级哈佛
计算机体系结构,是信号处理微机
,提供新的功能和集成度和perfor-水平
曼斯。在ADSP - 21061是一个32位处理器优化
高性能DSP应用。在ADSP- 21061的COM
bines的ADSP- 21000 DSP内核具有片上双端口
SRAM和专用的我的I / O处理器/ O总线形成
完整的系统级单芯片。
制作高速,低功耗的CMOS工艺中,
ADSP - 21061具有20 ns指令周期时间运行起来
50 MIPS 。其片上指令高速缓存,处理器可以
在一个周期内执行每一条指令。表一显示perfor-
曼斯基准的ADSP - 21061 / ADSP- 21061L 。
在ADSP- 21061 SHARC结合了高性能悬空
荷兰国际集团,定点DSP内核集成的片上系统的特点,
包括1兆位的SRAM存储器,主机处理器接口,
DMA控制器,串行端口和并行总线连接为
无缝DSP多。
1024铂。复数FFT
( 4基数,用数字反向)
FIR滤波器(每点击)
IIR滤波器(每双二阶)
除( Y / X )
平方根的倒数( 1 / √x )
DMA传输速率
0.37毫秒
20纳秒
80纳秒
120纳秒
180纳秒
300兆字节/秒
18221次
1周
4个周期
6个周期
9次
版本B
–3–
ADSP-21061/ADSP-21061L
ADSP - 21000系列核心架构
指令缓存
在ADSP- 21061包含以下建筑特色
的ADSP- 21000系列核心。在ADSP - 21061的代码和
功能与ADSP - 21060兼容/ ADSP- 21062和
在ADSP- 21020 。
独立,并行计算单位
算术/逻辑单元( ALU ) ,乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行,最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器OP-
操作。这些运算单元支持IEEE 32位单
精度浮点数,扩展精度40位浮点
点和32位定点数据格式。
ADSP-21061/
ADSP-21061L
控制
地址
1个钟
到GND
3
4
CLKIN
EBOOT
LBOOT
IRQ
2-0
3-0
TIMEXP
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
ADDR
31-0
数据
47-0
RD
WR
确认
MS
3-0
页面
SBTS
SW
ADRCLK
DMAR
1-2
DMAG
1-2
CS
HBR
HBG
REDY
BR
1-6
注册会计师
JTAG
7
主持人
处理器
接口
(可选)
ADDR
数据
血粉
CS
ADDR
数据
数据
ADDR
内存
OE
外设
WE
(可选)
确认
数据
CS
BOOT
EPROM
(可选)
在ADSP- 21061包括一个片上指令缓存
使三总线操作的取指令和两个
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
可以全速执行核心,循环操作,如
数字滤波器乘法累加和FFT蝶形处理。
数据地址发生器与硬件循环缓冲器
在ADSP- 21061的两个数据地址产生器( DAG)的imple-
换货循环数据缓冲区中的硬件。循环缓冲器允许
的延时线和其他数据结构高效的编程
在数字信号处理所需的,并且在通常用于
数字滤波器和傅里叶变换。在ADSP- 21061 2
的DAG包含足够的寄存器允许创建高达
32循环缓冲区(小学16寄存器组, 16个二级) 。该
DAG的自动处理地址指针环绕, reduc-
荷兰国际集团的开销,提高性能并简化imple-
心理状态。循环缓冲区可以开始和结束于任何内存
位置。
灵活的指令集
串行
设备
(可选)
48位指令字容纳了各种并行
操作,简洁的编程。例如, ADSP-
21061可以有条件地执行一个乘法,一个加,减法
和一个分支,在一个单一的指令。
ADSP- 21061特征
DMA设备
(可选)
数据
充实的ADSP- 21000系列核心, ADSP- 21061
增加了以下建筑特色:
双端口的片上存储器
串行
设备
(可选)
TCLK1
RCLK1
TFS1
RSF1
DT1
DR1
RPBA
ID
2-0
RESET
在ADSP - 21061包含1兆位的片上SRAM ,奥尔加
认列之为每0.5 Mbits的两家银行。每个银行都有8 16
比特列,每列4K的16位字。每个内存
块是双端口的单周期,由独立访问
核心处理器和I / O处理器或DMA控制器。该
双端口存储器和独立的片上总线允许两个数据
从芯传输,另一个从I / O ,都在一个周期内
(参见图4为ADSP- 21061内存映射) 。
在ADSP - 21061 ,存储器可以被配置为一个最强
32K字的32位数据, 64K字的16位数据的妈妈,
16K字的48位指令( 40位数据) ,或组合
不同的字系统蒸发散尺寸高达1兆位。所有的存储器
可被访问的16位, 32位或48位。
一个16位浮点存储格式支持的effec-
tively加倍可存储在芯片上的数据量。
32位浮点和16位之间转换浮点
点格式是在一个单一的指令完成。
而每个存储块可以存储的代码的组合和
数据访问是最有效的,当一个块存储数据,
使用DM总线传输,而另一个块存储在 -
structions和数据,使用PM总线进行传输。使用
的DM和PM总线以这种方式,与一个专用于每个
存储器块,确保单周期执行指令2的数据
接送。在这种情况下,该指令必须在可用的
缓存。单周期执行也保持时的所述一个
数据操作数传送到或从片外,通过ADSP-
21061的外部端口。
图2. ADSP - 21061 / ADSP- 21061L系统
数据寄存器文件
通用数据寄存器文件用于传输数据
计算单元和数据总线之间,并用于
存储中间结果。这10口, 32个寄存器(16革命制度党
玛丽, 16个二级)注册文件,结合ADSP-
21000的哈佛结构,允许无约束的数据流
计算单元和内存之间的。
指令和两个操作数的单周期取
在ADSP- 21061功能在增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(参见图1) 。凭借其独立的程序和数据存储器
总线和片上高速缓存的指令,处理器可以simulta-
neously取两个操作数和指令(从缓存) ,
所有在单个周期。
–4–
版本B
ADSP-21061/ADSP-21061L
片外存储器和外设接口
在ADSP- 21061的外部端口提供了处理器的接口
面对片外存储器和外设。 4 gigaword场外
芯片的地址空间中包含的ADSP- 21061的统一
地址空间。独立的片上总线,用于程序
存储器,数据存储器和I / O复用的外部
端口创建外部系统总线与一个32位的地址
总线和一个48位(或32位)的数据总线。片上
超级哈佛架构提供了三种总线的性能,
而片外统一的地址空间提供了灵活性的
设计师。
寻址的外部存储装置是由片上容易
的高位地址线来产生存储体解码
选择信号。也为简化生成独立的控制线
plified解决了页面模式的DRAM 。在ADSP- 21061
提供可编程存储器的等待状态和外部存储器
承认管制,允许接口以DRAM和peripher-
ALS与变量访问,保持和禁用时间的要求。
主处理器接口
可在ADSP- 21061个六通道的DMA
通过串行端口,以及两个经由处理器的外部端口(用于
无论是主处理器,其他ADSP- 21061s ,内存或I / O
接送) 。程序可以被下载到ADSP - 21061
使用DMA传输。异步片外设可以
使用DMA请求/格兰特线控制两个DMA通道
( DMAR
1-2
,
DMAG
1-2
) 。其他的DMA功能包括中断
新一代DMA传输和DMA链 - 完成后
荷兰国际集团的自动链接的DMA传输。
串口
在ADSP- 21061具有两个同步串行端口
提供一种廉价的界面到各种各样的数字和
混合信号的外围设备。串行端口可以工作
全时钟速率的处理器的,为每个与一个最强
40 Mbit / s的妈妈的数据速率。独立的发送和接收
函数提供了串行通信更大的灵活性。
串口的数据可以自动传送到距离
芯片通过DMA内存。每个串口提供TDM
多通道模式。
串行端口可以与小端或大端操作
传输格式,与字长三个可选
位到32位。他们提供可选择的同步和传输
麻省理工学院的模式以及可选
μ律
或A - law压扩。
串行端口的时钟和帧同步信号可以是内部或外部
产生的。串行端口还包括关键字和keymask
功能来增强处理器间通信。
在ADSP- 21061的主机接口,可方便连接
标准微处理器总线, 16位和32位,以
很少的附加硬件。在异步传输
速度可达处理器的全时钟速率的支持。
主机接口是通过ADSP- 21061的克斯特访问
最终端口,是内存映射到统一的地址空间。
可用于主机接口的两个通道的DMA ;代码
和数据传输来实现具有低软件开销。
主处理器要求ADSP- 21061的外部总线
与主机总线请求(HBR ),主机总线授权( HBG )和
准备就绪( REDY )信号。主机可以直接读取和写入
在ADSP- 21061的内部存储器,并且可以访问
DMA通道的设置和邮箱寄存器。向量中断
提供支持的主机命令的有效执行。
DMA控制器
在ADSP- 21061的片上DMA控制器允许零
开销,无需处理器间无干扰数据传输
公约。 DMA控制器独立操作和
无形到处理器内核,从而使DMA操作,以
而核心同时执行的程序发生
指令。
DMA传输可以发生之间的ADSP- 21061的内部
存储器和任一外部存储器,外围设备,或一
主处理器。 DMA传输也可以的发生
ADSP- 21061的内部存储器和串行端口。 DMA
外部存储器和外围之间的转移
设备是另一种选择。外部总线来包装16,32
或48位的字是在DMA传输进行的。
在ADSP- 21061提供量身定制multipro-强大的功能
cessing DSP系统。统一的地址空间允许直接
每个ADSP- 21061的内部存储器的处理器间访问。
分布式总线仲裁逻辑包含在芯片上进行简单,
包含多达六个ADSP- 21061s系统的无缝连接
和一个主处理器。只有主处理器切换招
开销中的一个周期。总线仲裁可选择为
固定或旋转的优先级。总线锁定允许不可分割的读 - 修改 -
写信号量序列。向量中断提供
用于处理器之间的命令。为种间的最大吞吐量
处理器的数据传输是500兆字节/秒以上的外部端口。
广播写入允许同时传送数据到
所有的ADSP- 21061s和可用于实现反射
信号量。
引导程序
在ADSP- 21061的内部存储器可在引导
系统上电时,从任一个8位的EPROM或宿主proces-
SOR 。选择引导源是由控制
血粉
( BOOT
内存选择) , EBOOT ( EPROM引导) ,以及LBOOT (主机
开机)引脚。 32位和16位主处理器可以用于
引导。见
血粉
引脚引脚功能描述
本数据手册的部分。
版本B
–5–
查看更多ADSP-21061PDF信息
推荐型号
供货商
型号
厂家
批号
数量
封装
单价/备注
操作
    QQ: 点击这里给我发消息 QQ:2880707522 复制 点击这里给我发消息 QQ:2369405325 复制

    电话:0755-82780082
    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

    ADSP-21061
    -
    -
    -
    -
    终端采购配单精选

QQ: 点击这里给我发消息 QQ:280773285 复制 点击这里给我发消息 QQ:2748708193 复制
电话:0755-83015506-23947236
联系人:朱先生
地址:广东省深圳市福田区华强北路上步工业区101栋518室
ADSP-21061
ADI/亚德诺
24+
9850
QFP240
100%原装正品,可长期订货
QQ: 点击这里给我发消息 QQ:1584878981 复制 点击这里给我发消息 QQ:2881290686 复制

电话:010-62962871、62104931、 62106431、62104891、62104791
联系人:何小姐
地址:海淀区中关村大街32号和盛嘉业大厦10层1008室
ADSP-21061
ADI
21+
11520
QFP
全新原装正品/质量有保证
QQ: 点击这里给我发消息 QQ:1584878981 复制 点击这里给我发消息 QQ:2881290686 复制

电话:010-62962871、62104931、 62106431、62104891、62104791
联系人:刘经理
地址:北京市海淀区中关村大街32号和盛嘉业大厦10层1008
ADSP-21061
ADI/亚德诺
21+
8500
QFP240
全新原装正品/质量有保证
QQ: 点击这里给我发消息 QQ:5645336 复制
电话:13910052844(微信同步)
联系人:刘先生
地址:北京市海淀区增光路27号院增光佳苑2号楼1单元1102室
ADSP-21061
√ 欧美㊣品
▲10/11+
10379
贴◆插
【dz37.com】实时报价有图&PDF
QQ: 点击这里给我发消息 QQ:2880567377 复制
电话:028-87781882
联系人:陈小姐
地址:北京市海淀区中关村西区海淀中街16号中关村公馆B座501室
ADSP-21061
ADI
21+
5000
MSOP
原装现货 实单可谈
查询更多ADSP-21061供应信息

深圳市碧威特网络技术有限公司
 复制成功!