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位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第1148页 > ADP3421
a
盖瑟维尔启用的DC-DC
转换器控制器，用于移动处理器
ADP3421
功能框图
ADP3421
DACOUT
VID4
VID3
VID2
VID1
VID0
VID DAC
当前
极限
比较
EN
LTO
LTB
LTI
核心控制器
CLKDRV
CLKFB
IODRV
时钟LDO
调节器
水平
翻译者
CORE
比较
CS +
CSの
VHYS
REG
坡道
OUT
特点
会见英特尔
移动电压定位要求
对于最长的电池寿命最低的处理器功耗
最佳的瞬态遏制
输出电容的最小数量
系统电源管理标准
快速，平稳的输出转换期间VID代码
变化
可编程电流限制
电源良好
集成的LDO控制器的时钟和I / O电源
可编程UVLO
软启动与重启锁定在
应用
盖瑟维尔启用核心的DC -DC转换器
固定电压移动CPU核心的DC -DC转换器
笔记本电脑/笔记本电脑电源
可编程输出电源
CLSET
SSC
软启动
定时器
和
电源良好
发电机
SSL
CORE
概述
该ADP3421是一个滞后的DC-DC降压转换器控制器
有两个辅助线性稳压控制器。该ADP3421
提供了一种用于微总功率转换控制液
处理器通过提供核心， I / O和时钟电压。该
优化的低电压设计，从3.3 V供电系统
供应和消耗的电流仅为10
A
最大的关机。主
输出电压由5位VID代码集。以容纳
所必需的最新处理器过渡时间上的任何─
飞VID变化， ADP3421提供高速运转
以允许一个最小的电感尺寸导致在最快的变化
的输出电流。为了进一步允许的最小
要使用输出电容器的数量， ADP3421特征
可以优化补偿的有源电压定位
为确保优良的负载瞬态响应。主输出
与ADP3410双MOSFET驱动器的信号接口，
这是用于高速和高英法fi效率，用于驱动优化的
上部和下部（同步）内的MOSFET
降压转换器。
IOFB
I / O LDO
调节器
BIAS和
参考
BIAS EN
UVLO
VCC
VIN / VCC
监测与
UVLO BIAS
参考
调节器
PWRGD
GND
SD
REV 。一
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯该
可能是由于它的使用。没有获发牌照以暗示或以其他方式
在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
www.analog.com
传真： 781 / 326-8703
ADI公司， 2002年
ADP3421–SPECIFICATIONS
参数
供应UVLO -POWER GOOD
电源电流
符号
I
CC （ON）的
I
CC （ UVLO ）
V
CCH
I
CCH
V
CCL
V
CCHYS
V
UVLOTH
I
UVLO
V
SDTH
V
COREH(UP)1
V
COREH(DN)2
V
COREL(UP)1
V
COREL(DN)2
V
PWRGD3
1
(0 C
T
A
100℃ ， VCC = 3.3 V ，V
SD
= VCC ，V
ULVO
= 2.0 V, V
CORE
= V
DAC
, R
OUT
= 100
K，C
OUT
= 10 pF的，C
SSC
= 1.8 nF的，C
SSL
= 1.3 nF的，C
LTB
= 1.5 nF的，除非另有说明。 ）
民
典型值
7
最大
15
350
10
2.9
单位
mA
A
A
V
V
mV
V
A
A
V
V
V
V
V
V
V
V
A
mA
mV
V
V
A
V
%
s
mV
A
条件
V
UVLO
= 0.2 V
V
SD
= 0 V, 3.0 V
≤
VCC
≤
3.6 V
2.7
20
1.175
1.225
–0.3
0.6
1.0
0.8
1.10
×
V
DAC
1.08
×
V
DAC
0.90
×
V
DAC
0.88
×
V
DAC
0.95
×
VCC
0
0
–0.6
0.3
1.53
0.8
10
0.925
–0.85
–1.0
1.0
150
1.70
VCC UVLO阈值
VCC UVLO迟滞
电池UVLO阈值
电池UVLO迟滞
关断输入阈值
核心电源正常阈值
V
UVLO
= 1.275 V
V
UVLO
= 1.175 V
3.0 V < < VCC 5.0 V
0.925 V < V
DAC
< 2.000 V
PWRGD输出电压
V
CORE
= V
DAC
V
CORE
= 0.8 V
DAC
V
UVLO
= 0.2 V
V
SSC
= 0 V
V
SSC
= 1.7 V, V
UVLO
= 1.1 V
1.275
+0.3
1.4
0.7
×
VCC
1.12
×
V
DAC
1.10
×
V
DAC
0.92
×
V
DAC
0.90
×
V
DAC
VCC
0.8
0.4
–1.4
400
1.87
0.7
×
VCC
40
2.000
0.85
35
+3
+2
核心转换器软启动定时器
定时充电电流
I
SSC （ UP ）
放电电流
I
SSC （ DN ）
启用阈值
V
SSCEN4
终止阈值
V
SSCTH
VID DAC
VID输入阈值
VID输入上拉电流
额定输出电压
输出电压精度
输出电压建立时间
核心比较
输入失调电压
输入偏置电流
滞环电流
V
VID0..4
I
VID0..4
V
DAC
V
DAC
/V
DAC
t
DACS5
V
COREOS
I
REG
I
坡道
见VID码表我
V
REG
= 1.3 V
V
REG
= V
坡道
= 1.3 V
V
CORE
= V
坡道
= 1.3 V
V
CSの
= 1.30 V, V
CS +
= 1.28 V
V
REG
= 1.28 V
R
VHYS
开放
R
VHYS
= 170 k
R
VHYS
= 17 k
V
REG
= 1.32 V
R
VHYS
开放
R
VHYS
= 170 k
R
VHYS
= 17 k
VCC = 3.0 V
VCC = 3.6 V
T
A
= 25°C
0°C
≤
T
A
≤
100°C
–3
–2
–2
–7
–82
–2
7
82
1.53
2.5
0
–10
–97
+2
–13
–113
+2
13
113
1.87
3.0
0.4
20
30
10
A
A
A
A
A
A
V
V
V
ns
ns
ns
滞后设置参考电压V
VHYS
输出电压
V
OUTH
V
OUTL
t
COREPD7
传播延迟时间
6
上升和下降时间
6
t
CORER8
,
t
COREF8
10
97
1.70
7
–2–
REV 。一
ADP3421
参数
电流限制比较
输入失调电压
输入偏置电流
滞环电流
符号
V
CLOS
I
CL +
I
CL =
条件
V
CSの
= 1.3 V
V
CS +
= 1.3 V
V
CORE
= V
坡道
= 1.3 V
V
REG
= 1.28 V, V
CSの
= 1.3 V
V
CS +
= 1.28 V
R
IHYS
开放
R
IHYS
= 170 k
R
IHYS
= 17 k
V
CS +
= 1.32 V
R
IHYS
开放
R
IHYS
= 170 k
R
IHYS
= 17 k
T
A
= 25°C
0°C
≤
T
A
≤
100°C
V
SSC
= 0 V
V
SSC
= 1.7 V, V
UVLO
= 1.1 V
–0.6
0.3
1.53
V
CLKFB
= 2.5 V
V
CLKDRV
= 2.55 V
V
CLKDRV
= 2.45 V
I
CLKDRV
= 1毫安
V
IOFB
= 1.5 V
V
IODRV
= 1.53 V
V
IODRV
= 1.47 V
I
CLKDRV
= 1毫安
I
LTI
= –10
A
I
LTI
= –10
A
9
V
LTI
= 0.175 V
9
民
–6
–5
典型值
最大
+6
+5
单位
mV
A
–22
–265
–30
–300
–5
–38
–335
–5
–27
–225
1.87
60
100
–1.4
400
1.87
25
1
20
A
A
A
A
A
A
V
ns
ns
A
mA
mV
V
A
A
mA
毫安/ V
A
A
mA
毫安/ V
V
V
mV
ns
滞后设置参考电压V
VHYS
传播延迟时间
6
t
CLPD7
线性稳压器软启动计时器
充电电流
I
SSC （ UP ）
放电电流
I
SSC （ DN ）
启用阈值
V
SSCEN4
终止阈值
V
SSCTH
2.5 V CLK LDO控制器
反馈偏置电流
输出驱动电流
直流跨导
1.5 V的I / O LDO控制器
反馈偏置电流
输出驱动电流
直流跨导
电平转换器
输入钳位阈值
输出电压
传播延迟时间
6
I
CLKFB
I
CLKDRV
G
CLK
I
IOFB
I
IODRV
G
IO
V
LTIH
V
具有LtoH
V
LTOL
t
LTPD
–13
–175
1.53
–20
–200
1.70
30
50
–1.0
1.0
150
1.70
12.5
3
500
7.5
10
650
0.95
0.9
×
V
CCLT
15
1
60
1.5
V
CCLT
375
10
笔记
1
V
CORE
斜了单调。
2
V
CORE
斜下来单调。
3
在VID代码更改的等待时间，电源良好输出信号不应被视为有效。
4
内部偏置和软启动未启用，除非软启动引脚电压连接RST低于启用阈值。
5
从测得的VID代码瞬态幅度的50 ％到这种地步V
DAC
在达成和解
±
其稳态值的1 ％ 。
6
通过特性保证。
7
40 mV的P-P脉冲幅度为20 mV过。从输入阈截取点到的输出电压摆幅的50％进行测量。
8
测得的输出电压摆幅的30 ％和70％点之间。
9
在LTO输出连接到V
CCLT
=通过的R 2.5 V电压轨
LTO
= 150
上拉电阻。
特定网络阳离子如有更改，恕不另行通知。
REV 。一
–3–
ADP3421
绝对最大额定值*
引脚配置
VHYS
1
CLSET
2
28
27
26
25
24
输入电源电压（ VCC ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
UVLO输入电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
所有其他输入/输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 VCC + 0.3 V
工作环境温度范围。 。 。 。 。 。 0 ℃至100 ℃的
结温范围。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0 ℃150 ℃的
θ
JA
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 98 ° C / W
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。 -65∞C至+ 150∞C
引线温度（焊接， 10秒）。 。 。 。 。 。 。 。 。 。 。 。 。 300℃
*讲
超出上述绝对最大额定值可能会导致perma-
新界东北损坏设备。这是一个压力只有额定值。的功能操作
器件在这些或以上的任何其他条件，在操作说明
本规范的部分，是不是暗示。暴露在绝对最大额定值
长时间条件下可能影响器件的可靠性。
CSの
CS +
REG
坡道
VCC
OUT
LTO
3
LTI
4
LTB
5
VID4
6
VID3
7
ADP3421
23
22
GND
顶视图
VID2
8
（不按比例）
21
DACOUT
VID1
9
VID0
10
CLKDRV
11
CLKFB
12
20
19
18
17
16
15
CORE
SSC
SSL
UVLO
PWRGD
SD
订购指南
IODRV
13
模型
温度
范围
包
描述
包
选项
IOFB
14
ADP3421JRU 0 ℃至100 ℃的
薄型小RU- 28
纲要（ TSSOP ）
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。
虽然ADP3421具有专用ESD保护电路，可能永久的损坏
发生在受到高能静电放电设备。因此，适当的ESD
预防措施建议，以避免性能下降或功能丧失。
引脚功能描述
警告！
ESD敏感器件
针
1
2
助记符
VHYS
CLSET
功能
核心比较滞后设定。在这个引脚上的电压保持在1.7 V参考电平。一个电阻
在一个1接地方案：1比例的电流，交替切换进入和离开RAMP引脚的。
电流限制设置。在这个引脚上的电压保持在1.7 V参考电平。电阻接地方案
由3获得了电流： 1流出CS-引脚，假设电流限制比较不
触发。
电平转换器输出。这个引脚必须通过一个上拉电阻的电压电平所期望的被捆扎
输出高电平。该电压不能低于1.5 V.
电平转换器的输入。该引脚应推动从漏极开路/集电极信号。上拉电流
由上所述的LTO销的上拉电阻器提供。然而，上拉电流将被终止时的
LTI引脚达到1.5V。
电平转换器旁路。对于高速信号的电平转换器的操作时，该引脚应逐
传递给地面一个大容量的电容。
VID输入。最显着的一点。
VID输入
VID输入
VID输入
VID输入。最显着的一点。
2.5 V线性稳压器驱动器输出。该引脚吸收来自PNP晶体管的基极电流根据需要
保持在2.5 V.规定的节点CLKFB
2.5 V线性稳压器的输出反馈。该引脚被连接到PNP晶体管的集电极
基数由CLKDRV销驱动。
1.5 V线性稳压器驱动器输出。该引脚吸收来自PNP晶体管的基极电流根据需要
保持在1.5 V.规定的IOFB节点
1.5 V线性稳压器的输出反馈。该引脚被连接到PNP晶体管的集电极
基数由IODRV销驱动。
3
4
LTO
LTI
5
6
7
8
9
10
11
12
13
14
LTB
VID4
VID3
VID2
VID1
VID0
CLKDRV
CLKFB
IODRV
IOFB
–4–
REV 。一
ADP3421
针
15
16
助记符
SD
PWRGD
功能
关断输入。当该引脚被拉低时，IC关闭，所有调节功能将被禁用。
电源良好输出。这个信号将变为高，只有当
SD
引脚为高电平，使IC工作时， UVLO
和VCC引脚高于其各自的启动阈值时， SSC和SSL引脚以上的电压在那里
软启动完成，并在芯柱的电压在VID编程的特定网络版限制
电压。通过选择软启动电容器的芯比为线性稳压器时，在起动时
核心和线性输出，都应该在监管之前， PWRGD断言。
欠压锁定输入。该引脚监视通过电阻分压的输入电压。当销
电压低于一个特定的ED阈值， IC进入的状态进入UVLO模式，无论
SD 。
当
在UVLO模式下，电流源接通，在这个引脚，其中沉从外部电阻电流
分频器。所生成的UVLO迟滞等于电流吸收值倍的上的分压电阻。
线性稳压器软启动。在上电期间，外部软启动电容器是由一个电流源充电
以控制所述线性调节器的斜升速率。
核心电压软启动。在上电期间，外部软启动电容由电流源充电
控制核心电压的斜升速率。
核心转换电压监视器。该引脚用于监视核心电压为电源良好VERI网络阳离子。
VID编程的数位类比转换器输出。这个电压是基准电压为输出
电压调节。
地
逻辑电平驱动信号输出核心控制器。该引脚提供驱动指令信号到IN
引脚ADP3410驱动程序。此引脚是不能够直接驱动功率MOSFET 。
电源
电流斜坡输入。该引脚提供的核心输出电压负反馈。交换水槽/
从这个引脚，它是建立在VHYS引脚，电源电流工作对终端电阻在这
引脚设置的滞后迟滞控制。
调节电压求和输入。在推荐CON连接的配置中，将DACOUT电压和核心
电压相加，在此引脚建立监管与输出电压定位。
电流限制的积极意义。该引脚检测电流检测电阻器的正极。
电流限制消极的意义。该引脚通过一个电阻连接到的电流检测负节点
电阻器。电流流出引脚，截至CLSET引脚进行编程。当该引脚为负
比CS +引脚的电流限制比较器被触发，并流出引脚的电流减小
到三分之二的先前值的，产生一个电流限制滞后。
17
UVLO
18
19
20
21
22
23
24
25
SSL
SSC
CORE
DACOUT
GND
OUT
VCC
坡道
26
27
28
REG
CS +
CSの
REV 。一
–5–
a
盖瑟维尔启用的DC-DC
转换器控制器，用于移动处理器
ADP3421
功能框图
ADP3421
DACOUT
VID4
VID3
VID2
VID1
VID0
VID DAC
当前
极限
比较
EN
LTO
LTB
LTI
核心控制器
CLKDRV
CLKFB
IODRV
时钟LDO
调节器
水平
翻译者
CORE
比较
CS +
CSの
VHYS
REG
坡道
OUT
特点
会见英特尔
移动电压定位要求
对于最长的电池寿命最低的处理器功耗
最佳的瞬态遏制
输出电容的最小数量
系统电源管理标准
快速，平稳的输出转换期间VID代码
变化
可编程电流限制
电源良好
集成的LDO控制器的时钟和I / O电源
可编程UVLO
软启动与重启锁定在
应用
盖瑟维尔启用核心的DC -DC转换器
固定电压移动CPU核心的DC -DC转换器
笔记本电脑/笔记本电脑电源
可编程输出电源
CLSET
SSC
软启动
定时器
和
电源良好
发电机
SSL
CORE
概述
该ADP3421是一个滞后的DC-DC降压转换器控制器
有两个辅助线性稳压控制器。该ADP3421
提供了一种用于微总功率转换控制液
处理器通过提供核心， I / O和时钟电压。该
优化的低电压设计，从3.3 V供电系统
供应和消耗的电流仅为10
A
最大的关机。主
输出电压由5位VID代码集。以容纳
所必需的最新处理器过渡时间上的任何─
飞VID变化， ADP3421提供高速运转
以允许一个最小的电感尺寸导致在最快的变化
的输出电流。为了进一步允许的最小
要使用输出电容器的数量， ADP3421特征
可以优化补偿的有源电压定位
为确保优良的负载瞬态响应。主输出
与ADP3410双MOSFET驱动器的信号接口，
这是用于高速和高英法fi效率，用于驱动优化的
上部和下部（同步）内的MOSFET
降压转换器。
IOFB
I / O LDO
调节器
BIAS和
参考
BIAS EN
UVLO
VCC
VIN / VCC
监测与
UVLO BIAS
参考
调节器
PWRGD
GND
SD
REV 。一
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯该
可能是由于它的使用。没有获发牌照以暗示或以其他方式
在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
www.analog.com
传真： 781 / 326-8703
ADI公司， 2002年
ADP3421–SPECIFICATIONS
参数
供应UVLO -POWER GOOD
电源电流
符号
I
CC （ON）的
I
CC （ UVLO ）
V
CCH
I
CCH
V
CCL
V
CCHYS
V
UVLOTH
I
UVLO
V
SDTH
V
COREH(UP)1
V
COREH(DN)2
V
COREL(UP)1
V
COREL(DN)2
V
PWRGD3
1
(0 C
T
A
100℃ ， VCC = 3.3 V ，V
SD
= VCC ，V
ULVO
= 2.0 V, V
CORE
= V
DAC
, R
OUT
= 100
K，C
OUT
= 10 pF的，C
SSC
= 1.8 nF的，C
SSL
= 1.3 nF的，C
LTB
= 1.5 nF的，除非另有说明。 ）
民
典型值
7
最大
15
350
10
2.9
单位
mA
A
A
V
V
mV
V
A
A
V
V
V
V
V
V
V
V
A
mA
mV
V
V
A
V
%
s
mV
A
条件
V
UVLO
= 0.2 V
V
SD
= 0 V, 3.0 V
≤
VCC
≤
3.6 V
2.7
20
1.175
1.225
–0.3
0.6
1.0
0.8
1.10
×
V
DAC
1.08
×
V
DAC
0.90
×
V
DAC
0.88
×
V
DAC
0.95
×
VCC
0
0
–0.6
0.3
1.53
0.8
10
0.925
–0.85
–1.0
1.0
150
1.70
VCC UVLO阈值
VCC UVLO迟滞
电池UVLO阈值
电池UVLO迟滞
关断输入阈值
核心电源正常阈值
V
UVLO
= 1.275 V
V
UVLO
= 1.175 V
3.0 V < < VCC 5.0 V
0.925 V < V
DAC
< 2.000 V
PWRGD输出电压
V
CORE
= V
DAC
V
CORE
= 0.8 V
DAC
V
UVLO
= 0.2 V
V
SSC
= 0 V
V
SSC
= 1.7 V, V
UVLO
= 1.1 V
1.275
+0.3
1.4
0.7
×
VCC
1.12
×
V
DAC
1.10
×
V
DAC
0.92
×
V
DAC
0.90
×
V
DAC
VCC
0.8
0.4
–1.4
400
1.87
0.7
×
VCC
40
2.000
0.85
35
+3
+2
核心转换器软启动定时器
定时充电电流
I
SSC （ UP ）
放电电流
I
SSC （ DN ）
启用阈值
V
SSCEN4
终止阈值
V
SSCTH
VID DAC
VID输入阈值
VID输入上拉电流
额定输出电压
输出电压精度
输出电压建立时间
核心比较
输入失调电压
输入偏置电流
滞环电流
V
VID0..4
I
VID0..4
V
DAC
V
DAC
/V
DAC
t
DACS5
V
COREOS
I
REG
I
坡道
见VID码表我
V
REG
= 1.3 V
V
REG
= V
坡道
= 1.3 V
V
CORE
= V
坡道
= 1.3 V
V
CSの
= 1.30 V, V
CS +
= 1.28 V
V
REG
= 1.28 V
R
VHYS
开放
R
VHYS
= 170 k
R
VHYS
= 17 k
V
REG
= 1.32 V
R
VHYS
开放
R
VHYS
= 170 k
R
VHYS
= 17 k
VCC = 3.0 V
VCC = 3.6 V
T
A
= 25°C
0°C
≤
T
A
≤
100°C
–3
–2
–2
–7
–82
–2
7
82
1.53
2.5
0
–10
–97
+2
–13
–113
+2
13
113
1.87
3.0
0.4
20
30
10
A
A
A
A
A
A
V
V
V
ns
ns
ns
滞后设置参考电压V
VHYS
输出电压
V
OUTH
V
OUTL
t
COREPD7
传播延迟时间
6
上升和下降时间
6
t
CORER8
,
t
COREF8
10
97
1.70
7
–2–
REV 。一
ADP3421
参数
电流限制比较
输入失调电压
输入偏置电流
滞环电流
符号
V
CLOS
I
CL +
I
CL =
条件
V
CSの
= 1.3 V
V
CS +
= 1.3 V
V
CORE
= V
坡道
= 1.3 V
V
REG
= 1.28 V, V
CSの
= 1.3 V
V
CS +
= 1.28 V
R
IHYS
开放
R
IHYS
= 170 k
R
IHYS
= 17 k
V
CS +
= 1.32 V
R
IHYS
开放
R
IHYS
= 170 k
R
IHYS
= 17 k
T
A
= 25°C
0°C
≤
T
A
≤
100°C
V
SSC
= 0 V
V
SSC
= 1.7 V, V
UVLO
= 1.1 V
–0.6
0.3
1.53
V
CLKFB
= 2.5 V
V
CLKDRV
= 2.55 V
V
CLKDRV
= 2.45 V
I
CLKDRV
= 1毫安
V
IOFB
= 1.5 V
V
IODRV
= 1.53 V
V
IODRV
= 1.47 V
I
CLKDRV
= 1毫安
I
LTI
= –10
A
I
LTI
= –10
A
9
V
LTI
= 0.175 V
9
民
–6
–5
典型值
最大
+6
+5
单位
mV
A
–22
–265
–30
–300
–5
–38
–335
–5
–27
–225
1.87
60
100
–1.4
400
1.87
25
1
20
A
A
A
A
A
A
V
ns
ns
A
mA
mV
V
A
A
mA
毫安/ V
A
A
mA
毫安/ V
V
V
mV
ns
滞后设置参考电压V
VHYS
传播延迟时间
6
t
CLPD7
线性稳压器软启动计时器
充电电流
I
SSC （ UP ）
放电电流
I
SSC （ DN ）
启用阈值
V
SSCEN4
终止阈值
V
SSCTH
2.5 V CLK LDO控制器
反馈偏置电流
输出驱动电流
直流跨导
1.5 V的I / O LDO控制器
反馈偏置电流
输出驱动电流
直流跨导
电平转换器
输入钳位阈值
输出电压
传播延迟时间
6
I
CLKFB
I
CLKDRV
G
CLK
I
IOFB
I
IODRV
G
IO
V
LTIH
V
具有LtoH
V
LTOL
t
LTPD
–13
–175
1.53
–20
–200
1.70
30
50
–1.0
1.0
150
1.70
12.5
3
500
7.5
10
650
0.95
0.9
×
V
CCLT
15
1
60
1.5
V
CCLT
375
10
笔记
1
V
CORE
斜了单调。
2
V
CORE
斜下来单调。
3
在VID代码更改的等待时间，电源良好输出信号不应被视为有效。
4
内部偏置和软启动未启用，除非软启动引脚电压连接RST低于启用阈值。
5
从测得的VID代码瞬态幅度的50 ％到这种地步V
DAC
在达成和解
±
其稳态值的1 ％ 。
6
通过特性保证。
7
40 mV的P-P脉冲幅度为20 mV过。从输入阈截取点到的输出电压摆幅的50％进行测量。
8
测得的输出电压摆幅的30 ％和70％点之间。
9
在LTO输出连接到V
CCLT
=通过的R 2.5 V电压轨
LTO
= 150
上拉电阻。
特定网络阳离子如有更改，恕不另行通知。
REV 。一
–3–
ADP3421
绝对最大额定值*
引脚配置
VHYS
1
CLSET
2
28
27
26
25
24
输入电源电压（ VCC ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
UVLO输入电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
所有其他输入/输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 VCC + 0.3 V
工作环境温度范围。 。 。 。 。 。 0 ℃至100 ℃的
结温范围。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0 ℃150 ℃的
θ
JA
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 98 ° C / W
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。 -65∞C至+ 150∞C
引线温度（焊接， 10秒）。 。 。 。 。 。 。 。 。 。 。 。 。 300℃
*讲
超出上述绝对最大额定值可能会导致perma-
新界东北损坏设备。这是一个压力只有额定值。的功能操作
器件在这些或以上的任何其他条件，在操作说明
本规范的部分，是不是暗示。暴露在绝对最大额定值
长时间条件下可能影响器件的可靠性。
CSの
CS +
REG
坡道
VCC
OUT
LTO
3
LTI
4
LTB
5
VID4
6
VID3
7
ADP3421
23
22
GND
顶视图
VID2
8
（不按比例）
21
DACOUT
VID1
9
VID0
10
CLKDRV
11
CLKFB
12
20
19
18
17
16
15
CORE
SSC
SSL
UVLO
PWRGD
SD
订购指南
IODRV
13
模型
温度
范围
包
描述
包
选项
IOFB
14
ADP3421JRU 0 ℃至100 ℃的
薄型小RU- 28
纲要（ TSSOP ）
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。
虽然ADP3421具有专用ESD保护电路，可能永久的损坏
发生在受到高能静电放电设备。因此，适当的ESD
预防措施建议，以避免性能下降或功能丧失。
引脚功能描述
警告！
ESD敏感器件
针
1
2
助记符
VHYS
CLSET
功能
核心比较滞后设定。在这个引脚上的电压保持在1.7 V参考电平。一个电阻
在一个1接地方案：1比例的电流，交替切换进入和离开RAMP引脚的。
电流限制设置。在这个引脚上的电压保持在1.7 V参考电平。电阻接地方案
由3获得了电流： 1流出CS-引脚，假设电流限制比较不
触发。
电平转换器输出。这个引脚必须通过一个上拉电阻的电压电平所期望的被捆扎
输出高电平。该电压不能低于1.5 V.
电平转换器的输入。该引脚应推动从漏极开路/集电极信号。上拉电流
由上所述的LTO销的上拉电阻器提供。然而，上拉电流将被终止时的
LTI引脚达到1.5V。
电平转换器旁路。对于高速信号的电平转换器的操作时，该引脚应逐
传递给地面一个大容量的电容。
VID输入。最显着的一点。
VID输入
VID输入
VID输入
VID输入。最显着的一点。
2.5 V线性稳压器驱动器输出。该引脚吸收来自PNP晶体管的基极电流根据需要
保持在2.5 V.规定的节点CLKFB
2.5 V线性稳压器的输出反馈。该引脚被连接到PNP晶体管的集电极
基数由CLKDRV销驱动。
1.5 V线性稳压器驱动器输出。该引脚吸收来自PNP晶体管的基极电流根据需要
保持在1.5 V.规定的IOFB节点
1.5 V线性稳压器的输出反馈。该引脚被连接到PNP晶体管的集电极
基数由IODRV销驱动。
3
4
LTO
LTI
5
6
7
8
9
10
11
12
13
14
LTB
VID4
VID3
VID2
VID1
VID0
CLKDRV
CLKFB
IODRV
IOFB
–4–
REV 。一
ADP3421
针
15
16
助记符
SD
PWRGD
功能
关断输入。当该引脚被拉低时，IC关闭，所有调节功能将被禁用。
电源良好输出。这个信号将变为高，只有当
SD
引脚为高电平，使IC工作时， UVLO
和VCC引脚高于其各自的启动阈值时， SSC和SSL引脚以上的电压在那里
软启动完成，并在芯柱的电压在VID编程的特定网络版限制
电压。通过选择软启动电容器的芯比为线性稳压器时，在起动时
核心和线性输出，都应该在监管之前， PWRGD断言。
欠压锁定输入。该引脚监视通过电阻分压的输入电压。当销
电压低于一个特定的ED阈值， IC进入的状态进入UVLO模式，无论
SD 。
当
在UVLO模式下，电流源接通，在这个引脚，其中沉从外部电阻电流
分频器。所生成的UVLO迟滞等于电流吸收值倍的上的分压电阻。
线性稳压器软启动。在上电期间，外部软启动电容器是由一个电流源充电
以控制所述线性调节器的斜升速率。
核心电压软启动。在上电期间，外部软启动电容由电流源充电
控制核心电压的斜升速率。
核心转换电压监视器。该引脚用于监视核心电压为电源良好VERI网络阳离子。
VID编程的数位类比转换器输出。这个电压是基准电压为输出
电压调节。
地
逻辑电平驱动信号输出核心控制器。该引脚提供驱动指令信号到IN
引脚ADP3410驱动程序。此引脚是不能够直接驱动功率MOSFET 。
电源
电流斜坡输入。该引脚提供的核心输出电压负反馈。交换水槽/
从这个引脚，它是建立在VHYS引脚，电源电流工作对终端电阻在这
引脚设置的滞后迟滞控制。
调节电压求和输入。在推荐CON连接的配置中，将DACOUT电压和核心
电压相加，在此引脚建立监管与输出电压定位。
电流限制的积极意义。该引脚检测电流检测电阻器的正极。
电流限制消极的意义。该引脚通过一个电阻连接到的电流检测负节点
电阻器。电流流出引脚，截至CLSET引脚进行编程。当该引脚为负
比CS +引脚的电流限制比较器被触发，并流出引脚的电流减小
到三分之二的先前值的，产生一个电流限制滞后。
17
UVLO
18
19
20
21
22
23
24
25
SSL
SSC
CORE
DACOUT
GND
OUT
VCC
坡道
26
27
28
REG
CS +
CSの
REV 。一
–5–
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