【初步的技术数据a初步的技术数据特点引脚可选1或2相操作向后兼容IMVP- II优秀的静态和动态电流共】,IC型号ADP3203,ADP3203 PDF资料,ADP3203经销商,ic,电子元器件-51电子网

初步的技术数据

特点

引脚可选1或2相操作

向后兼容IMVP- II

优秀的静态和动态电流共享

出色的负载瞬态响应与ADOPT

最佳定位技术

噪声消隐的速度和稳定性

同步整流控制，以延长电池

生活

逐周期电流限制

打嗝或闭锁过载保护

瞬态无干扰的电源良好

软启动消除了上电时的浪涌电流浪涌

两级过压和反向电压

保护

应用

IMVP II - III内核的DC / DC转换器

固定电压移动CPU核心的DC / DC转换器

笔记本电脑/笔记本电脑电源

可编程输出电源

2相IMVP -II & IMVP- III

核心控制器的移动处理器

ADP3203

功能框图

VCC

ADP3203

HYSSET 1

DSHIFT 2

BSHIFT 3

迟滞

环境

＆放大器;

SHIFT- MUX

相

SPLITER

21 OUT2

20 OUT1

23 CS2

CLIM

22 CS1

当前

SENSE

MUX

CORE

27 CS +

CS- 28

25 RAMP

26 REG

VID4 4

VID3

VID2

VID1

VID0

DSLP

BOM

5位VID

DAC

＆放大器;

固定

REF

18 DACOUT

概述

该ADP3203是一个1或2的相滞后峰值电流

DC-DC降压转换器控制器，专用于驱动一个

移动处理器的核心。优化的低电压设计

动力从3.3 V系统电源，仅绘制

10 μA最大的关机。标称输出电压

由5位VID代码集。以适应过渡

所必需的最新处理器时间上的即时VID

发生变化时， ADP3203提供高速操作，以

允许一个最小的电感大小其导致最快

的电流变化到输出端。为了进一步允许

要使用输出电容器的最小数目，则

ADP3203功能有源电压定位ADOPT

最佳补偿，以确保优异的负载瞬态

反应。与ADP3415的输出信号接口

被用于高速和高优化的MOSFET驱动器

效率，用于驱动的顶部和底部的MOSFET

所述降压转换器。该ADP3203是能够控制的

同步整流，以延长电池寿命的光

负载条件。

SD 13

PWRGD

ENABLE _UVLO主偏置

PWRGD BLANKER

SR控制

15 DRVLSD

17 COREFB

16 SS

14 CLAMP

COREGD MONITOR

SS-打嗝定时器& OCP

OVP & RVP

DPRSLP 11

DSLP 10

BOM 9

VID MUX &

移

选择器

PM模块

GND

REV 。珠三角1/02

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一个技术的方式， P.O. 9106箱，诺伍德。 MA 02062-9106 ， U.S.A.

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传真： 781 / 326-8703

ANALOG DEVICES ， INC 。， 2002年

初步的技术数据

( T

25 ° C，高（H ） = VCC ，低（ L） = 0 V ， VCC = 3.3 V ， SD = H ，V

COREFB

DAC

(≡ V

DACOUT

), V

REG

= V

CSの

= V

VID

= 1.25 V ，R

OUT

= 100 kΩ的，C

OUT

= 10 pF的，

= 47 nF的，R

PWRGD

= 680

到1.2 V，R 1

钳

= 5.1 kΩ至VCC ， HYSSET ， BSHIFT ，

DSHIFT是开放的，材料清单= H， DSLP = H， DPRSLP = L时，除非另有说明）电流通过销沉没具有正号，源通过一个销具有

负号。负号被忽略的最小值和最大值。

ADP3203–SPECIFICATIONS

参数

供应UVLO - SHUTDOWN

正常的电源电流

UVLO电源电流

关断电源电流

UVLO阈值

CCH

CCL

UVLO迟滞

关断阈值（ CMOS输入）

POWERGOOD -CORE反馈

核心反馈阈值电压

CCHYS

SDTH

COREFBH

符号

CCUVLO

CCSD

条件

民

典型值

最大

425

单位

= L ， 3.0 V

≤

VCC

≤

3.6 V

= H

斜坡向上，V

= 0 V

斜坡下来，

漂浮的

2.9

2.65

0.9 V < V

DAC

< 1.675 V

COREFB

大力推动

COREFB

斜坡下降

COREFB

大力推动

COREFB

斜坡下降

COREFB

= V

DACOUT

COREFB

= 0.8 V

DACOUT

3.3 V

= 0 V

= 0.5 V

REG

= 1.25 V,

1.12 V

DAC

1.10 V

DAC

0.88 V

DAC

0.86 V

DAC

0.95 V

100

1.14 V

DAC

1.12 V

DAC

0.90 V

DAC

0.88 V

DAC

0.8

电源良好输出电压

（开漏输出）

屏蔽时间

PWRGD

PWRGD,MSK6

软启动/打嗝定时器

充电/放电电流

软启动使能/打嗝

–

0.5

终止阈值

SSENDWN

SSENUP7

软启动终端/打嗝

启用阈值

SSTERM

坡道

= V

COREFB

= 1.27 V

斜坡下降

大力推动

坡道

= V

COREFB

= 1.27 V

大力推动

150

1.75

2.00

0.600

–1.0

–8.5

3.5

200

2.25

VID DAC

VID输入阈值（ CMOS输入）

VID输入电流

（内部有源上拉）

输出电压

准确性

建立时间

VID0..4

VID 0..4 = L

见VID代码表1

DAC

0.850 V < V

DAC

< 1.750 V

0.600 V < V

DAC

< 0.825 V

数模转换器

DAC

= 0.5 V ，C

DAC

- 10 nF的

1.750

+1.0

+8.5

注意事项：

所有的极限温度下通过的相关使用标准的统计质量控制（ SQC）方法。

通过特性保证。

从测得的VID代码转换幅度的50 ％到这种地步V

DACOUT

落户在其稳态值的± 1 ％。

40毫伏

脉冲幅度为20 mV过。测量来自输入阈截取点到的输出电压摆幅的50％。

测得的输出电压摆幅的30 ％和70％点之间。

两个测试条件： 1 ） PWRGD是确定的，但被迫通过施加外的最CoreGood窗口电压（V失败

COREFB ， BAD

= 1.0 V在V

VID

= 1.25 V设置）到

瞬间之后COREFB引脚正确的

BOM

或DPRSLP被断言/解除断言。 PWRGD不仅要与指定的消隐立即失败

延迟时间。 2 ） PWRGD被强制失败（V

COREFB ， BAD

= 1.0 V在V

VID

= 1.25 V设置），但进入了CoreGood窗口

COREFB ， GOOD

=瞬间后1.25 V ）对的，

BOM

或DPRSLP被断言/解除断言。 PWRGD不应该立即不仅具有指定走高

消隐延迟时间。

通过设计保证。

–2–

REV 。珠三角

初步的技术数据

ADP3203

参数

核心比较

输入失调电压（斜坡- REG）

输入偏置电流

输出电压（ OUT1，OUT2 ）

传播延迟时间

上升和下降时间

噪声消隐时间

电流限制

比较

输入失调电压

输入偏置电流

传播延迟时间

符号

COREOS

REG

, I

坡道

out_H

OUT_L

RMPOUT_PD4

OUT_R5

OUT_F5

BLNK

条件

REG

= 1.25 V

REG

= V

坡道

= 1.25 V

= 3.0 V

= 3.6 V

= 25°C

=全系列

OUT L - H转变

OUT H-L转变

民

典型值

±1.5

±1

最大

单位

2.5

120

3.0

0.8

CLIMOS

CS +

, I

CS-

CLPD

CS-

= 1.25 V

CS +

= 1.25 V

= 25° C

±4

–5

±6

–

100

=全系列

电流检测多路复用器

反式电阻

共模电压范围

滞后设置

滞环电流

CS1-CS+

CS2-CS+

CS1

= V

CS2

RAMP_H

-I

CSP_H

开关为ON

开关关闭

REG

= 1.25 V

坡道

= 1.23 V， BOM = H

HYSSET

= 10

HYSSET

= 100

坡道

= 1.27 V,

BOM

= H

HYSSET

= 10

HYSSET

= 100

坡道

= 1.23 V,

BOM

= L

HYSSET

= 10

HYSSET

= 100

坡道

= 1.27 V,

BOM

= L

HYSSET

= 10

HYSSET

= 100

150

100

–8

–80

–6.4

–64

1.53

–10

–100

100

–8

–80

1.7

–12

–120

120

–9.6

–96

1.87

滞后参考电压

电流限制设定

滞环电流

HYSSET

CSの

坡道

= 1.23 V

REG

= V

CSの

COREFB

= 1.25 V

HYSSET

= 10

CS +

= 1.23 V

BOM

= H

–27

–268

–18

–178

–21

–212

–14

–140

–31.5

–301.5

–21.5

–201.5

–25.5

–241.5

–17.5

–161.5

–36

–335

–25

–225

–30

–271

–21

–183

HYSSET

= 100

CS +

= 1.27 V,

BOM

= H

HYSSET

= 10

HYSSET

= 100

CS +

= 1.23 V,

BOM

= L

HYSSET

= 10

HYSSET

= 100

CS +

= 1.27 V,

BOM

= L

HYSSET

= 10

HYSSET

= 100

REV 。珠三角

–3–

初步的技术数据

ADP3203–SPECIFICATIONS

参数

偏移设置

电池移位电流

符号

RAMPB

CS + B

BSHIFT

RAMPD

CS + D

DSHIFT

BOM

DSLP

DPRSLP

条件

VID

= 1.25 V

BSHIFT

= 12.5 k,

BOM

= L

DSLP

= H

民

–90

典型值

–100

最大

–110

单位

电池移参考电压

DEEPSLEEP移电流

DAC

VID

= 1.25 V

DSHIFT

= 12.5 k,

BOM

= H

DSLP

= L

–90

–100

–110

DEEPSLEEP移参考电压

SHIFT控制输入

BOM

门槛

（ CMOS输入）

DSLP

门槛

-Level CMOS输入）

DPRSLP模式阈值

（ CMOS输入）

低边驱动控制

输出电压（ CMOS输出）

输出电流

DAC

0.9

DRVLSD

DPRSLP = H

DPRSLP = L

DRVLSD

= 1.5 V

DPRSLP = L

DPRSLP = H

0.7 V

0.5

–0.5

0.4

OVER /反向电压

保护-CORE反馈

过压阈值

COREFB ， OVP

COREFB

升起

COREFB

落下

COREFB

落下

COREFB

升起

0.7 V

钳

= 1.5 V, V

VID

= 1.25 V

COREFB

= V

DAC

COREFB

= 2.2 V

2.0

1.95

–0.3

–0.1

反向电压阈值

输出电压（开路漏极输出）

输出电流

COREFB ， OVP

钳

订购指南

模型

ADP3203JRU-0.85-RL

ADP3203JRU-1.0-RL

ADP3203JRU-1.0-RL7

DPRSLP

电压

0.85 V

温度

范围

0 ℃至100 ℃的

包

选项

TSSOP-28

绝对最大额定值*

输入电源电压（ VCC ） ............................. -0.3 V至+7 V

UVLO输入电压......................................... -0.3 V至+7 V

所有其它输入/输出..................................... VCC + 0.3 V

工作环境温度范围........... 0 ° C至+ 100°C

结温范围............................ 0 ° C至+ 150°C

.................................................. ............................. 98 ° C / W

存储温度范围............................ -65℃ 150℃

引线温度（焊接， 10秒） ........................ + 300℃

*这是一个额定值;超出这些限制的操作可能会导致设备

永久损坏。

–4–

REV 。珠三角

初步技术DATction说明

ADP3203

引脚功能描述

针

助记符

HYSSET

功能

滞后设置。这是一个模拟I / O引脚，其输出是一个固定的参考电压，其输入

是受对地的外部电阻编程的电流。目前被用在集成电路

设置迟滞电流为核心的比较器和电流限制比较。

变形的阻力会影响反馈调节的两个滞后和

电流限制设定点和滞后。

深度休眠模式转变。这是一个模拟I / O引脚，其输出是所述的VID的参考电压，其

输入是受对地的外部电阻编程的电流。目前采用的是

将IC设置RAMP引脚的切换偏置电流出来，这取决于它是否被激活

在DSLP ＃信号。当激活时，该添加的偏置电流产生的向下的移

调节的核心电压至预定的最佳电平调节对应于深

CPU运行睡眠模式。使用的VID代码作为参考，使深度睡眠

偏移中的VID设定的固定百分比，所要求的规格。

电池优化模式（ BOM ）移位。这是一个模拟I / O引脚，其输出是VID

参考电压，其输入电流由接地的外部电阻编程。该

当前被用在集成电路设置RAMP引脚的切换偏置电流出来，这取决于

它是否被激活的

BOM

信号。当激活时，该添加的偏置电流产生一个

调节的核心电压的向下移位到预定的最佳电平为规

对应CPU运算电池优化模式。使用的VID码作为

参考使得DSHIFT的VID字段设置的固定百分比，所要求的规格。

电压识别输入。这些中的VID输入，用于逻辑控制的程序

出现在DACOUT引脚，并通过外部组件配置参考电压，为

用于设置输出电压调节点。该VID引脚有指定的内部上拉

当前，例如，如果保持打开时，销将默认为逻辑高状态。该VID代码没有设置

DAC输出电压直接而是通过一个透明锁存器是时钟由

BOM

脚的GMUXSEL信号的上升沿和下降沿。

电池优化模式控制（低电平有效）。这是对应于数字输入管脚

相对应的电池优化模式的CPU运行在系统的GMUXSEL信号

它的低有效状态和性能优化模式（ POM）在其停用高状态。该

信号也可以抵消其控制的核心电压调节电平的最佳定位

向下在电池优化模式下根据BSHIFT和RAMP的功能

销。它也被用于启动为PWRGD信号的掩蔽周期每当GMUXSEL

出现信号跳变。

深度睡眠模式控制（低电平有效）。这是对应于该系统的一个数字输入管脚

STP CPU

信号在其活动状态，对应于CPU运算的深度休眠模式，

它或者是BOM或聚甲醛操作的一个子集操作模式。所述信号控制所述

核心电压调节电平的通过根据抵消它向下最佳定位

的DSHIFT和RAMP引脚的功能。

更深的睡眠模式控制（高电平有效）。这是对应于该系统的一个数字输入管脚

对应于CPU的操作的深度睡眠模式DPRSLPVR信号。当信号

它是由来自DAC断开VID信号激活控制的DAC输出电压

输入和设置指定的内部深度睡眠的代码来代替。在去断言的

DPRSLPVR信号，DAC的输出电压返回到电压电平所决定

外部VID代码。该DPRSLPVR信号也被用来初始化一个消隐周期为

PWRGD信号，以禁止其响应挂起的动态核心电压变化对应于

该VID代码转换。

DSHIFT

BSHIFT

4–8

VID [4：0 ]

BOM

DSLP

DPRSLP

REV 。珠三角

–5–