a
特点
16位A / D转换器
16位D / A转换器
可编程输入/输出采样率
76分贝ADC的SNR
77分贝DAC SNR
可编程的采样率
64 kS / s的最大采样率
-90 dB的串扰
低群延迟（ 25毫秒每个ADC通道（典型值） ，
50毫秒每个DAC通道典型值）
可编程输入/输出增益
灵活的串行端口允许多达8个器件
要在串联的
单（ +3 V ）电源供电
33毫瓦最大功耗为2.7 V
片内基准
20引脚SOIC / SSOP / TSSOP封装
应用
通用模拟量I / O
语音处理
无线及个人通信
电话
声音与振动主动控制
数据通信
低成本，低功耗CMOS
通用模拟前端
AD73311L
概述
该AD73311L是一般一个完整的前端处理器
目标应用包括语音和电话。它的特点
16位A / D转换通道和一个16位D / A转换
通道。每个信道提供70分贝信号 - 噪声比超过
一个话音频带信号带宽。可以在网络最终信道带宽
是减少了，和信号 - 噪声比的改善，由外部
数字滤波连接在DSP引擎。
该AD73311L是适合于各种的应用程序
语音和电话领域，包括低比特率，高品质
压缩，语音增强，识别和合成。
该部分的低群延迟特性使得它适合
对于单通道或多通道主动控制应用。
在A / D和D的收益/ A转换通道编程
梅布尔超过38分贝， 21分贝分别范围。片上
参考电压，支持单电源工作。
串行端口（SPORT ），允许单个或磁带式轻松连接
caded设备行业标准的DSP引擎。
该AD73311L提供20引脚SOIC ， SSOP和
TSSOP封装。
功能框图
AVDD1
AVDD2
DVDD
VINP
VINN
类似物
环回/
单端
启用
SDI
0/38dB
PGA
类似物
Σ-Δ
调制器
抽取
SDIFS
SCLK
串行
I / O
PORT
SDO
SDOFS
SE
MCLK
参考
RESET
VOUTP
+6/–15dB
PGA
VOUTN
REFCAP
REFOUT
连续
时间
低通滤波器
开关式
电容
低通滤波器
1-BIT
DAC
数字
Σ-Δ
调制器
插
AD73311L
AGND1
AGND2
DGND
REV 。一
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则，在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
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万维网网站： http://www.analog.com
传真： 781 / 326-8703
ADI公司， 2000
AD73311L–SPECIFICATIONS
参数
参考
REFCAP
绝对电压，V
REFCAP
REFCAP TC
REFOUT
典型的输出阻抗
绝对电压，V
REFOUT
最小负载电阻
最大负载电容
ADC规格
最大输入范围在VIN
2, 3
标称参考电平为VIN
（的0 dBm 0 ）
绝对增益
PGA = 0分贝
PGA = 38分贝
增益跟踪误差
信号（噪声+失真）
PGA = 0分贝
1.08
1
（ AVDD = DVDD = 2.7 V至3.3 V ; DGND = AGND = 0 V，F
DMCLK
= 16.384兆赫，
F
S
= 8千赫;牛逼
A
= T
民
给T
最大
除非另有说明）。
单位
测试条件/评论
AD73311LA
民
典型值
最大
1.2
50
145
1.2
1.32
V
PPM /°C的
V
k
pF
V P-P
DBM
V P-P
DBM
0.1
F
须电容
REFCAP到AGND2
卸载
1.08
1
1.32
100
1.578
–2.85
1.0954
–6.02
–2.2
–0.6
–1.0
±
0.1
76
74
72
56
60
59
–85
–85
–82
–76
–100
–20
+2
–84
25
45
–75
+1.0
实测差异
最大输入= （ 1.578 / 1.2 ）
×
V
REFCAP
实测差异
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dBm0
dB
mV
dB
s
k
6
71
70
PGA = 38分贝
总谐波失真
PGA = 0分贝
PGA = 38分贝
互调失真
空闲信道噪声
相声
直流偏移
电源抑制
群时延
4, 5
输入电阻的VIN
2, 4
DAC规格
最大电压输出摆幅
2
单端
迪FF erential
标称电压输出摆幅（的0 dBm 0 ）
单端
迪FF erential
输出偏置电压
4
绝对增益
增益跟踪误差
信号（噪声+失真）
PGA = 0分贝
PGA = 6分贝
总谐波失真
PGA = 0分贝
PGA = 6分贝
互调失真
空闲信道噪声
相声
1.08
–1.8
1.0千赫的0 dBm 0
1.0千赫的0 dBm 0
1.0 kHz时， 3 dBm0的-50 dBm0的
参见图5a中
300赫兹到3400赫兹
0赫兹至f
SAMP
/2
300赫兹到3400赫兹; F
SAMP
= 64千赫
0赫兹至f
SAMP
/2; f
SAMP
= 64千赫
在300Hz到3.4kHz的
0赫兹至f
SAMP
/2
在300Hz到3.4kHz的
在300Hz到3.4kHz的
PGA = 0分贝
PGA = 0分贝
ADC输入信号电平： 1.0千赫， 0 dBm0的
DAC输入在空闲
PGA = 0分贝
输入信号电平为AVDD和DVDD
销1.0千赫， 100 mV的P-P正弦波
64 kHz输出采样率
DMCLK = 16.384兆赫
+25
1.578
–2.85
3.156
3.17
1.0954
–6.02
2.1909
0
1.2
–0.7
±
0.1
77
76
77
77
–80
–80
–76
–82
–100
–70
V P-P
DBM
V P-P
DBM
V P-P
DBM
V P-P
DBM
V
dB
dB
dB
dB
dB
dB
dB
dB
dB
dBm0
dB
PGA = 6分贝
最大输出= （ 1.578 / 1.2 ）
×
V
REFCAP
PGA = 6分贝
最大输出= 2
×
((1.578/1.2)
×
V
REFCAP
PGA = 6分贝
PGA = 6分贝
REFOUT卸载
1.0千赫的0 dBm 0
1.0 kHz时， 3 dBm0的-50 dBm0的
参阅图5b
300 Hz至3.4 kHz的频率范围
300赫兹到3400赫兹; F
SAMP
= 64千赫
300 Hz至3.4 kHz的频率范围
300赫兹到3400赫兹; F
SAMP
= 64千赫
1.32
+0.4
70
PGA = 0分贝
PGA = 0分贝
ADC输入信号电平： AGND ; DAC
输出信号电平： 1.0千赫， 0 dBm0的
–2–
REV 。一
AD73311L
参数
DAC规格（续）
电源抑制
群时延
4, 5
输出直流偏置
2, 7
最小负载电阻，R
L2, 8
单端
迪FF erential
最大负载电容，C
L2, 8
单端
迪FF erential
频率响应
（ ADC和DAC ）
9
典型输出
0
0.03125
0.0625
0.125
0.1875
0.25
0.3125
0.375
0.4375
> 0.5
逻辑输入
V
INH
，输入高电压
V
INL
，输入低电压
I
IH
，输入电流
C
IN
，输入电容
逻辑输出
V
OH
，输出电压高
V
OL
，输出低电压
三态泄漏电流
电源
AVDD1 ， AVDD2
DVDD
I
DD10
–30
150
150
500
100
AD73311LA
民
典型值
–81
25
+5
+50
最大
单位
dB
s
mV
pF
pF
归一化到F
SAMP
0
–0.1
–0.25
–0.6
–1.4
–2.8
–4.5
–7.0
–9.5
< -12.5
V
DD
– 0.8
0
V
DD
0.8
10
10
V
DD
0.4
+10
3.3
3.3
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
V
V
A
pF
V
V
A
V
V
见表一
|电流输出|
≤
100
A
|电流输出|
≤
100
A
测试条件/评论
输入信号电平为AVDD和DVDD
销： 1.0千赫， 100 mV的P-P正弦波
64 kHz的输入采样率，插补
旁路（ CRE ： 5 = 1 ）
PGA = 6分贝
通道频率响应
通过外部手段进行编程
数字滤波
V
DD
– 0.4
0
–10
2.7
2.7
笔记
1
工作温度范围为： -40°C至+ 105°C 。因此，T
民
= -40°C和T
最大
= +105°C.
2
测试条件： 0 dB增益输入的PGA组，输出的PGA设置了6分贝增益，在模拟输出端无负载（除非另有说明） 。
3
在输入到ADC的Σ-Δ调制器。
4
通过设计保证。
5
总的群延迟会受采样率和外部数字音响滤波。
6
ADC的输入阻抗成反比DMCLK和近似为： （4-
×
10
11
） / DMCLK 。
7
之间VOUTP和VOUTN 。
8
在VOUT输出。
9
ADC和DAC的频率响应测量输入的音频基准电平（产生-10 dBm0的输出电平的输入电平） ，与38分贝前置放大器
旁路， 0 dB输入增益。
10
测试条件：在数字输入端无负载时，模拟输入交流耦合到地，无负载上的模拟输出。
特定网络阳离子如有更改，恕不另行通知。
表一，当前摘要（ AVDD = DVDD = 3.3V）
条件
ADC只有在
ADC和DAC上
REFCAP只有在
REFCAP和
REFOUT只有在
所有部分关闭
所有部分关闭
模拟内部数字外部接口
电流电流
当前
2
5.6
0.65
2.7
0
1
A
4.5
4.8
0
0
0.6
0.5
A
0.5
0.5
0
0
0
0
总电流
（最大）
SE
8.0
12.5
1.0
3.8
0.75
20
A
1
1
0
0
0
0
MCLK
ON
评论
是的
是的
NO
NO
是的
NO
REFOUT残疾人
REFOUT残疾人
REFOUT残疾人
MCLK活性物质含量等于
0 V至DVDD
数字输入静态和平等
0 V或DVDD
上述值是在毫安和是典型的值，除非另有说明。
REV 。一
–3–
AD73311L
表II中。信号范围
参数
V
REFCAP
V
REFOUT
ADC
DAC
条件
信号范围
1.2 V
±
10%
1.2 V
±
10%
1.578 V P-P
1.0954 V P-P
最大输入范围在V
IN
标称参考电平
最大电压
输出摆幅
单端
迪FF erential
额定电压
输出摆幅
单端
迪FF erential
输出偏置电压
1.578 V P-P
3.156 V P-P
1.0954 V P-P
2.1909 V P-P
V
REFOUT
时序特性
参数
时钟信号
t
1
t
2
t
3
串行端口
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
（ AVDD = DVDD = 2.7 V至3.6 V ; AGND = DGND = 0 V ;吨
A
= T
MLN
给T
最大
中，除非另有说明）
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
描述
见图1
MCLK周期
MCLK宽高
MCLK宽度低
参见图3和4
SCLK周期
SCLK宽高
SCLK宽度低
SDI / SDIFS设置SCLK前低
SDI / SDIFS保持SCLK后低
SDOFS延迟从SCLK高
SDOFS保持SCLK高后
SDO保持SCLK高后
SDO延迟从SCLK高
SCLK延迟从MCLK
100 A
I
OL
在极限
T
A
= -40°C至+ 105
61
24.4
24.4
t
1
0.4
×
t
1
0.4
×
t
1
20
0
10
10
10
10
30
t
1
t
2
输出
针
2.1V
C
L
15pF
100 A
I
OH
t
3
图1. MCLK时序
t
1
图2.负载电路的时序特定网络阳离子
t
2
t
3
MCLK
t
13
SCLK
*
t
5
t
4
t
6
*
SCLK单独编程
在频率（ MCLK / 4此处所示） 。
图3. SCLK时序
–4–
REV 。一
QQ：2880707522 复制
