【a性能特点ADSP- 21060处理器核心（。. .4)480 MFLOPS峰值， 320 MFL】,IC型号AD14160KB-4,AD14160KB-4 PDF资料,AD14160KB-4经销商,ic,电子元器件-51电子网

性能特点

ADSP- 21060处理器核心（。

. .

480 MFLOPS峰值， 320 MFLOPS持续

25 ns的指令速率，单周期

指令执行，每四个处理器的

16兆共享的SRAM （内部SHARC处理器）

4 Gigawords寻址关 - 内存模块

十六40兆字节/ s链路端口（四个每SHARC ）

八40 Mbit / s的独立的串行端口（两个

从每个SHARC ）

5 V和3.3 V操作

32位单精度和40位扩展

精度IEEE浮点数据格式，或者

32位定点数据格式

JTAG IEEE 1149.1标准测试访问端口和

片上仿真

包装特性

452引脚陶瓷球栅阵列（ CBGA ）

1.85" （47 mm）元件尺寸

0.200"最大高度

0.050"球间距

29克（典型值）

= 0.36 C / W

链接1

链接2

TIMEXP

四SHARC

DSP多处理器家族

AD14160/AD14160L

功能框图

链接3

链接4

链接1

链接2

链接3

旗

3-0

TIMEXP

链接4

旗

3-0

IRQ

2-0

IRQ

2-0

TCK ， TMS ， TRST

EBOOT ，

LBOOT ，

血粉

动车组

CLKIN

EBOOT ，

LBOOT ， BMS

动车组

CLKIN

RESET

TCK ， TMS ， TRST

2-0

注册会计师

体育1

SPORT 0

TDI

0链接

链接5

TDO

0链接

链接5

TDI

SHARC_A

SHARC_B

2-0

注册会计师

体育1

SPORT 0

AD14160/

AD14160L

SHARC BUS （

ADDR

31-0

数据

47-0

3-0

RD ， WR ， PAGE ， ADRCLK ， SW ， ACK ，

SBTS ， HBR ， HBG ， REDY ， BR

6-1

， RPBA ， DMAR

1.2

， DMAG

1.2

)

EBOOT ，

LBOOT ，

血粉

动车组

CLKIN

EBOOT ，

LBOOT ， BMS

动车组

CLKIN

RESET

TCK ， TMS ， TRST

RESET

TCK ， TMS ， TRST

旗

3-0

链接1

链接2

链接3

链接4

链接1

链接2

链接3

链接4

IRQ

2-0

概述

该AD14160 / AD14160L四SHARC陶瓷球栅

阵列（ CBGA ）把第一代的力量AD14060

（ CQFP ）多DSP处理器到一个非常高密度的球栅

阵列封装;现在有更多的联系和串行I / O寄托

出来，除此之外，从CQFP包。多核心

处理器是ADSP- 21060 DSP微处理器。该AD14x60

模块具有最高的性能密度和最低

任何在他们的阶级成本性能比。他们是理想

对于需要更高水平的性能的应用程序和/或

每单位面积的功能。

的AD14160 / AD14160L利用了内置的

在ADSP- 21060的多重功能，以实现峰值480

MFLOPS具有单个芯片的类型，在一个封装中。在导通

中的DSP片内SRAM提供模块的16兆位

共享SRAM 。完整的共享总线（ 48个数据， 32个地址）

也带来了关闭模块与扩展接口

存储器或其它外围设备。

在ADSP- 21060链路端口互连提供

四SHARC处理器之间的直接沟通，以及高

速断模块的访问。在内部，链路连接的SHARC

在一个环上。从外部看，每个SHARC共拥有160兆字节/秒

连接端口的带宽。

多处理器性能提高与嵌入式电源

层和接地层，匹配阻抗互连和opti-

而得到优化的信号路由的长度和间隔。在经过全面测试

和准备插入多处理器也显著降低

电路板空间。

SHARC是ADI公司的注册商标。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.

联系电话： 781 / 329-4700

万维网网站： http://www.analog.com

传真： 781 / 326-8703

ADI公司， 1998年

REV 。一

信息ADI公司提供的被认为是准确和

可靠的。但是，没有责任承担由Analog Devices其

使用，也不对第三方专利或其他权利的任何侵犯

这可能是由于它的使用。没有获发牌照以暗示或

否则，在ADI公司的任何专利或专利权。

IRQ

2-0

链接5

TDI

链接5

TDO

旗

3-0

TIMEXP

2-0

注册会计师

体育1

SPORT 0

TDO

SHARC_D

0链接

SHARC_C

2-0

注册会计师

体育1

SPORT 0

TDI

TDO

AD14160/AD14160L

详细说明

建筑特色

ADSP- 21060内核

该AD14160 / AD14160L是基于强大的ADSP- 21060

（ SHARC ） DSP芯片。在ADSP- 21060 SHARC结合了

高性能浮点DSP内核集成，导通

片上系统功能，包括一个4兆位的SRAM存储器，主机

处理器接口，DMA控制器，串行端口，和两个连杆

端口和并行总线连接的无缝DSP multiprocess-

荷兰国际集团（参见图1）。它被制造在高速，低功耗

CMOS工艺制造，并且具有25 ns指令周期时间。该arith-

metic /逻辑单元（ ALU ），乘法器和移位器执行所有单

循环指令，并且这三个单元平行排列，

最大限度地提高计算吞吐量。

SHARC处理器在功能增强的哈佛结构

该数据存储器（DM）的总线传送数据，且所述亲

克存储器（PM）的总线传输指令和数据。

还有一个片上指令缓存选择性

缓存只有这些指令的取冲突与

PM总线数据的访问。这结合了独立的程序

和数据存储器总线，以启用fetch-三总线操作

荷兰国际集团的指令和两个操作数，所有的在一个周期。该

SHARC处理器还包含一个通用数据寄存器文件，

核心处理器

定时器

指令

缓存

32× 48位

ADDR

是10端口， 32个寄存器（16小学， 16中学）的文件。每

SHARC处理器的核心也实现了两个数据地址发生器

（ DAG）的，实施循环数据缓冲区中的硬件。该

的DAG包含足够的寄存器允许创建高达

32循环缓冲区。 48位指令字容纳

各种并行操作，简洁的编程。为前

充足的ADSP- 21060可以有条件地执行一个乘法，一个

加，减法和一个分支，在一个单一的指令。

该SHARC处理器包含4 Mbits的片内SRAM每个，奥尔加

认列之为两大块2兆比特，它可以被配置

代码和数据的存储不同的组合。内存

可以配置为最多32位数据128K字，

256K字的16位数据， 48位指令80K字（或

40位数据），或者不同的词组合尺寸可达

4兆。支持16位浮点存储格式

这有效地加倍可存储的数据量

在芯片上。 32位浮点和16位之间的转换

位浮点格式是在单个指令中完成的。每

存储器块是双端口用于单周期的，独立的

由核心处理器访问和I / O处理器或DMA CON-

控制器。双端口存储器和独立的片上总线

允许从芯2的数据传输和一个从I / O ，所有在一

单周期。

双端口SRAM

块0

1座

两个独立

双端口功能块

处理器端口

数据

JTAG

试验

仿真

I / O端口

数据

ADDR

DAG1

8 x 4 x 32

DAG2

8 x 4 x 24

节目

SEQUENCER

IOD

IOA

PM地址总线

DM地址总线

外

PORT

地址总线

MUX

多

接口

PM数据总线48

公共汽车

CONNECT

（ PX ）

DM数据总线40/32

数据总线

MUX

主机端口

数据

网络文件

倍增器

16× 40位

IOP

(

存储器映射）

桶

移

ALU

控制，

状态，并

数据缓冲区

DMA

调节器

串口

(2)

链路端口

(6)

I / O处理器

图1. ADSP- 21060处理器框图（在AD14160 / AD14160L核心）

–2–

REV 。一

AD14160/AD14160L

0x0000 0000

0x0040 0000

BANK 0

DRAM

（可选）

国内

内存

空间

（个人

SHARC处理器）

IOP寄存器

0x0002 0000

普通Word寻址

0x0004 0000

短字寻址

0x0008 0000

内部存储空间

SHARC_A的

ID=001

0x0010 0000

内部存储空间

SHARC_B的

ID=010

0x0018 0000

内部存储空间

SHARC_C的

ID=011

0x0020 0000

内部存储空间

SHARC_D的

ID=100

0x0028 0000

内部存储空间

作者： ADSP- 2106x

带有ID = 101

0x0030 0000

内部存储空间

作者： ADSP- 2106x

带有ID = 110

0x0038 0000

广播写入

所有

ADSP-2106xs

0x003F FFFF

师大字寻址： 32位数据字

48位指令字

短字寻址： 16位数据字

NONBANKED

银行规模IS

通过选择

作者MSIZE位域

SYSCON

2银行

银行1

国内

TO AD14160x

多

存储空间

外

内存

空间

3银行

外

TO AD14160x

为0xFFFF FFFF

图2. AD14160 / AD14160L存储器映射

系统扩展

1个钟

CLKIN

RESET

SHARC_A

链接1 ，2，3 ， 4 & ;

IRQ

2-0

;

旗

3-0

;

TIMEXP ，

SPORT1

注册会计师

2-0

ADDR

31-0

链接1 ，2，3 ， 4 & ;

数据

47-0

IRQ

2-0

;

旗

3-0

;

TIMEXP ，

SPORT1

确认

注册会计师

2-0

3-0

页面

SBTS

ADRCLK

HBR

HBG

REDY

1-6

RPBA

SHARC_B

BOOTSELECT一

BOOTSELECT BCD

DMAR1,2

DMAG1,2

AD14160/

AD14160L

（四核处理器

CLUSTER ）

SHARC_D

链接1 ，2，3 ， 4 & ;

IRQ

2-0

;

旗

3-0

;

TIMEXP ，

SPORT1

注册会计师

2-0

SHARC_C

链接1 ，2，3 ， 4 & ;

IRQ

2-0

;

旗

3-0

;

TIMEXP ，

SPORT1

注册会计师

2-0

SPORT0

SPORT1

JTAG

图3.完整的共享存储多处理器系统

REV 。一

–3–

AD14160/AD14160L

共享内存多处理

该AD14160 / AD14160L需要强大的优势

多重功能内置于SHARC 。该SHARC处理器是

连接到最大化这个簇的- 4的性能

体系结构，和仍然允许断开模块的扩展。该

AD14160 / AD14160L本身是一个完整的共享存储器

多处理系统中，如示于图3中统一AD-

该SHARC处理器的装扮空间让处理器间的直接AC-

每个SHARC处理器的内部存储器正如事实。换句话说，每

SHARC处理器可以直接访问内部存储器和寄存器眼压

其他各SHARC处理器的通过简单的读或写

在多处理器存储空间相应地址（请参阅图 -

茜2） - 这被称为

直读或直写。

总线仲裁来完成与上SHARC仲裁

逻辑。每个SHARC都有一个唯一的ID ，并驱动总线请求

（BR）线对应于它的ID ，同时监测所有的其他人。

BR1–BR4

的AD14160 / AD14160L内被使用，而

BR5

和

BR6

可用于扩展。所有总线请求（ BR1级BR6 ）

都包含在模块的I / O 。

两个不同的优先级方案，固定和旋转，可

解决竞争的总线请求。该RPBA引脚选择哪个

方案用于：当RPBA高，旋转优先级的总线仲裁

灰被选择，并且当RPBA低，固定优先级选择。

表一，循环优先级仲裁例

周期

ID1

5 BR

1 BR

硬件处理器ID

ID2

ID3

ID4 ID5 ID6

5 BR

2 BR

M- BR

初始优先级分配

4 BR

最终优先分配

总线主机可以从SHARC处理器通过写通讯

荷兰国际集团消息，其内部IOP寄存器。该MSRG0-

MSRG7寄存器是通用寄存器，可用于

为方便消息传递，信号量和资源分享

该SHARC处理器之间的荷兰国际集团。对于消息传递，主

有一个奴隶通过写和/或读任何的通信

在从8邮件注册。对于向量中断，

主机可以通过编写发行的向量中断奴隶

中断服务程序的地址，从服务器的VIRPT

从其中，维修时，将导致其分支到试样

田间服务程序。

离模块存储器和外设接口

该AD14160 / AD14160L的外部端口提供接口

关闭模块存储器和外设（见图5）。此端口

由SHARC的完整的外部端口总线，汇流排

一起在4 SHARC处理器之间共用。

4 gigaword断开模块的地址空间中包括了

AD14160 / AD14160L的统一的地址空间。解决

外部存储器件是由每个SHARC促进跨

应受解码的高位地址线，以产生存储器

银行选择信号。还用于生成单独的控制线

简化处理的页面模式的DRAM 。该AD14160 /

AD14160L还支持可编程存储器的等待状态和

外部存储器承认控制，使接口到

DRAM和变量访问外设，保持和禁用

时间要求。

链路端口I / O

笔记

1-5 =分配的优先。

M =总线控制（在该周期）。

BR =请求总线控制进行BRX 。

每个单独的SHARC的特点是设施6 4位链路端口

泰特SHARC到SHARC通信和外部I / O接口

面对。每个端口的链接可以是1倍或2 ×配置

操作中，每一个允许每个周期为4或8位传送。

链路端口可以独立地和同时操作，

以40兆字节/秒的每个，或总的最大带宽

240兆字节每SHARC /秒。

该AD14160 / AD14160L提供了额外的链路端口I / O

超越了AD14060的。在内部，两个来自各个环节

SHARC形成四个中环连接。其余

从每个SHARC四连杆端口引出indepen-

dently每个SHARC 。最大640兆字节/ s链路

端口带宽则可以关闭AD14160 / AD14160L的。

链路端口连接，详见图4 。

总线占用从一个SHARC处理器传递到另一个期间

总线转换周期。

一个巴士转换周期仅发生在

当前总线主器件释放其BR线和从站的一个

SHARC处理器断言其BR线。因此总线主机可以重新

泰恩总线控制通过保持其BR线有效。当

总线主控拉高了BR线，并没有其他的BR线AS-i

牢固插入，然后主人会不会丢失任何总线周期。当更多

多个SHARC声称其BR线，与SHARC处理器

最高优先级请求成为总线主控在以下

周期。每个SHARC遵守所有的BR线，因此

跟踪已发生的总线转换周期时，以及

处理器已经成为新的总线主控器。主处理器

切换招致额外开销的一个周期。一个例子巴士

过渡序列示于表I.

总线锁定是可能的，从而允许不可分割读 - 修改 - 写

序列信号量。在任一固定或旋转的优先

方案，但也可以限制循环次数

主机可以控制总线。该AD14160 / AD14160L也

提供了使用的核心优先通行的选项（ CPA）

SHARC处理器的模式。使用CPA信号允许外部总线

由奴隶SHARC采取优先核心处理器访问

在正在进行的DMA传输。另外，每个SHARC可以广播

同时写入所有其他SHARC处理器，允许implemen-

塔季翁反射信号量。

–4–

SHARC_A

SHARC_B

SHARC_D

SHARC_C

图4.链路端口连接

REV 。一

AD14160/AD14160L

AD14160/

AD14160L

时钟

RESET

CLKIN

RESET

RPBA

ADDR

31–0

数据

47–0

确认

3–0

血粉

页面

SBTS

ADRCLK

HBR

HBG

REDY

SERIALS

链接

分立器件

注册会计师

2–6

ADDR

数据

ADDR

数据

确认

ADDR

数据

全球

内存

和

外设

（可选）

控制

BOOT

EPROM

（可选）

主持人

处理器

接口

（可选）

ADSP - 2106x ＃ 5

（可选）

ADDR

31–0

CLKIN

RESET

RPBA

控制

数据

47–0

注册会计师

1, 2, 3, 4, 6

ADSP - 2106x ＃ 6

（可选）

CLKIN

RESET

RPBA

ADDR

31–0

数据

47–0

控制

注册会计师

1–5

图5.可选系统互连

REV 。一

–5–