SN74GTLPH1655
16位LVTTL至GTLP可调节边沿速率
通用总线收发器
SCES294C - 1999年10月 - 修订2005年5月
www.ti.com
描述（续）
GTLP是发射接收逻辑器件（ GTL ） JEDEC标准的德州仪器（ TI ）的衍生物
JESD 8-3 。该SN74GTLPH1655的交流规范给出仅在首选高噪声裕度GTLP ，
但
该
用户
有
该
灵活性
of
运用
这
设备
at
或
GTL
(V
TT
= 1.2 V和V
REF
= 0.8 V）或GTLP （V
TT
= 1.5 V和V
REF
= 1 V）的信号电平。
正常情况下，而B端口操作在GTLP信号电平。在A口和控制输入操作的LVTTL逻辑电平，
但5 -V宽容与TTL和5 V CMOS输入兼容。 V
REF
是B端口差分输入
参考电压。
这个装置是用我住插入应用程序完全指定
关闭
，上电三态和BIAS V
CC
。在我
关闭
电路禁止输出，防止损坏电流回流，通过该装置在通电时
下来。该电三态电路置于高阻抗状态下的输出在上电期间和电源
下来，从而防止驱动冲突。偏压V
CC
电路预充电和前提条件的B端口输入/输出
的连接，从而防止卡插入或移除期间在背板上的活动数据的干扰，并
允许真正的实时插入能力。
这GTLP器件采用TI -OPC电路，主动限制过冲不当所造成的终止
背板，在低到高的信号跃变不均匀分布卡，或空槽。这提高了信号
被保持在较高频率的完整性，从而允许足够的噪声容限。
高驱动GTLP背板接口器件具有可调的边沿速率控制（ ERC ） 。更改ERC
GND和V之间的输入电压
CC
调整B端口输出上升时间和下降时间。这允许设计人员
优化系统的数据传输率和信号完整性的背板负载。
有源总线保持电路拥有未使用的或无驱动LVTTL数据输入在一个有效的逻辑状态。使用上拉或
下拉电阻与总线保持电路，不建议。
当V
CC
是在0和1.5伏特，该装置是在上电期间或断电的高阻抗状态。
然而，为了确保以上1.5伏的高阻抗状态，输出使能（OE ）输入应当连接到V
CC
通过上拉电阻;该电阻的最小值由的所述电流吸收能力决定
驱动程序。
订购信息
T
A
-40 ° C至85°C
(1)
TSSOP - DGG
包
(1)
磁带和卷轴
订购型号
SN74GTLPH1655DGGR
顶部端标记
GTLPH1655
包装图纸，标准包装数量，热数据，符号和PCB设计指南可在
www.ti.com/sc/package 。
功能说明
该SN74GTLPH1655是高驱动含D型锁存器和D型（100 mA）的， 16位UBT收发
触发器的数据路径操作透明，锁定，或时钟模式。该设备具有独特的分区为
两个8位收发器与各个锁存定时信号和输出信号与两个收发器的共同时钟
话。它可以代替任何的在表1中的数据的极性所示的功能是同相。
表1. SN74GTLPH1655 UBT收发器的替代函数
功能
收发器
缓冲器/驱动器
锁存收发器
LATCH
寄存收发器
倒装佛罗里达州运
8位
'245, '623, '645
'241, '244, '541
'543
'373, '573
'646, '652
'374, '574
'821
'843
'841
9位
'863
10位
'861
'827
16位
'16245, '16623
'16241, '16244, '16541
'16543
'16373
'16646, '16652
'16374
SN74GTLPH1655 UBT收发器替换所有上述功能
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