飞利浦半导体FAST产品
产品speci fi cation
八进制锁存双向FUTUREBUS收发器
（三态+集电极开路）
74F8960/74F8961
特点
八进制锁存收发器
驱动重仓背板，
等效负载阻抗降至10Ω
描述
该74F8960和74F8961是八进制
双向收发器锁存，并
意在提供电接口以
一个高性能的线或总线。在B
端口反相驱动器是低电容
集电极开路与控制斜坡，并
提供灌100mA电流， 2伏。在B
端口反相接收器具有100mV的
阈值区域和4ns的干扰滤波器。
B端口接口“背板
收发器逻辑“ （ BTL ） 。 BTL有
减少（ 1V至2V）电压摆幅低
功率消耗和对串联二极管
司机以减少容性负载。
事件发生切换的情况下，因此BTL
传播延迟很短。虽然
电压摆幅是BTL要少得多，所以它是
接收器阈值区域，因此噪音
利润率都非常优秀。
线下具有低功耗，低
地面反弹， EMI和串扰，低
容性负载，卓越的噪声容限和
低传播延迟。这导致了高
带宽，可靠的背板。
该74F8960和74F8961一个端口都具有TTL
三态驱动器和接收器的TTL与锁存
功能。一个独立的高级控制输入
（ VX ）被提供来限制在A侧输出
电平到给定的电压电平（例如3.3V ） 。
对于5.0V系统， VX只是连接到VCC 。
该74F8961是的非反相版本
74F8960.
高驱动器（百毫安）集电极开路驱动器
在B端口
降低电压摆幅（ 1伏）产生
低噪音和降低功耗
高速运行提高
背板总线的性能和
方便入射波开关
兼容IEEE FUTUREBUS标准
内置精密带隙基准
提供准确的接收器阈值和
提高抗干扰
控制输出斜坡和多个GND
引脚尽量减少地面反弹
无毛刺上电/掉电操作
TYPE
74F8960
74F8961
典型传播延迟
6.5ns
6.5ns
典型电源电流（ TOTAL ）
80mA
80mA
订购信息
描述
28引脚塑料DIP （ 300密耳）
1
28引脚PLCC
1
注意：
热安装techiques建议。
订货编号
商用系列
V
CC
= 5V
±
10%, T
AMB
= 0
°
C至+70
°
C
N74F8960N ， N748961N
N74F8960A ， N74F8961A
输入和输出负载和风扇输出表
引脚
A0 – A8
B0 – B8
OEA
OEB0 ， OEB1
LE
A0 – A7
PNP输入锁存
与阈值电路的数据输入
A输出使能输入（高电平有效）
B输出使能输入（低电平有效）
锁存使能输入（低电平有效）
三态输出
描述
74F （ U.L. ）
HIGH / LOW
3.5/0.117
5.0/0.167
1.0/0.033
1.0/0.033
1.0/0.033
150/40
OC/166.7
负载值
HIGH / LOW
70A/70A
100A/100A
20A/20A
20A/20A
20A/20A
3mA/24mA
OC/100mA
B0 – B7
集电极开路输出
注意事项：
1.一（ 1.0 ）快速机组负荷的定义是： 20μA的高状态， 0.6毫安在低状态。
2， OC =集电极开路。
1990年12月19日
1
853-1120 01322
飞利浦半导体FAST产品
产品speci fi cation
八进制锁存双向FUTUREBUS收发器
（三态+集电极开路）
引脚配置
74F8960
V
CC
1
OEA 2
A0 3
GND 4
A1 5
A2 6
A3 7
GND 8
A4 9
A5 10
GND 11
A6 12
A7 13
V
X
14
28 LE
27 B0
26 B1
25 GND
24 B2
23 B3
22 GND
21 B4
20 B5
19 B6
18 GND
17 B7
16 OEB1
15 OEB0
A1
A2
5
6
7
8
9
PLCC
GND A0 OEA V
CC
LE
4
3
2
1
28
B0 B1
27
26
25 GND
24 B2
23 B3
22 GND
21 B4
20 B5
19 B6
12
A6
13
14
15
16
17
18
27
15
2
28
16
74F8960/74F8961
引脚配置PLCC
74F8960
逻辑符号
74F8960
3
5
6
7
9
10
12 13
A0 A1 A2
OEB0
OEA
LE
OEB1
A3 A4 A5
A6 A7
A3
GND
A4
A5 10
GND 11
B0 B1 B2 B3 B4 B5
B6 B7
A7 V
X
OEB2 OEB1 B7 GND
26 24
23
21 20
19 17
V
CC
=引脚1 ，V
X
= 14针
GND引脚= 4 ， 8 ， 11 ， 18 ， 22 ， 25
引脚配置
74F8961
V
CC
1
OEA 2
A0 3
GND 4
A1 5
A2 6
A3 7
GND 8
A4 9
A5 10
GND 11
A6 12
A7 13
V
X
14
28 LE
引脚配置PLCC
74F8961
逻辑符号
74F8961
3
5
6
7
9
10
12 13
27 B0
26 B1
25 GND
24 B2
23 B3
22 GND
21 B4
20 B5
19 B6
18 GND
17 B7
16 OEB1
15 OEB0
A1
A2
5
6
7
8
9
GND A0 OEA V
CC
LE
4
3
2
1
28
B0 B1
27
26
25 GND
24 B2
23 B3
15
2
28
16
21 B4
20 B5
19 B6
B0 B1 B2
B3 B4 B5
B6 B7
A0 A1 A2 A3 A4 A5
OEB0
OEA
LE
OEB1
A6 A7
A3
GND
A4
PLCC
22 GND
A5 10
GND 11
12
A6
13
14
15
16
17
18
27
26 24
23
21 20
19 17
A7 V
X
OEB2 OEB1 B7 GND
V
CC
=引脚1 ，V
X
= 14针
GND引脚= 4 ， 8 ， 11 ， 18 ， 22 ， 25
1990年12月19日
2
飞利浦半导体FAST产品
产品speci fi cation
八进制锁存双向FUTUREBUS收发器
（三态+集电极开路）
IEC / IEEE符号74F8960
74F8960
15
16
28
2
C1
EN3
27
＆放大器;
EN2
15
16
28
2
C1
EN3
＆放大器;
74F8960/74F8961
IEC / IEEE符号74F8961
74F8961
EN2
3
1D
3
2
3
1D
3
2
27
5
6
7
9
10
11
13
26
24
23
21
20
19
17
5
6
7
9
10
11
13
26
24
23
21
20
19
17
引脚说明
符号
A0 – A7
B0 – B7
OEB0
OEB1
LE
V
X
引脚
3, 5, 6, 7, 9, 10, 12, 13
27, 26, 24, 23, 21, 20, 19, 17
15
16
28
14
TYPE
I / O
I / O
输入
输入
输入
输入
名称和功能
PNP输入锁存/ 3态输出（带有V
X
控制选项）
有特殊的阈值电路的数据输入来抑制噪声/集电极开路输出，高
电流驱动
启用B输出时，两个引脚为低
允许A输出高电平时
当锁存高（特殊功能buillt为适当的扶持倍）
钳位电压保持V
OH
从上面的V上升
X
(V
X
= V
cc
对于正常使用）
1990年12月19日
3
飞利浦半导体FAST产品
产品speci fi cation
八进制锁存双向FUTUREBUS收发器
（三态+集电极开路）
逻辑图
74F9860
OEB0
15
OEB0
15
74F9861
74F8960/74F8961
OEB1
16
OEB1
16
OEA 2
OEA 2
LE 28
3
LE 28
3
A0
数据
LE
Q
27 B0
A0
数据
LE
Q
27 B0
A1
5
数据
LE
Q
26 B1
A1
5
数据
LE
Q
26 B1
A2
6
数据
LE
Q
24 B2
A2
6
数据
LE
Q
24 B2
A3
7
数据
LE
Q
23 B3
A3
7
数据
LE
Q
23 B3
A4
9
数据
LE
Q
21 B4
A4
9
数据
LE
Q
21 B4
A5 10
数据
LE
Q
20 B5
A5 10
数据
LE
Q
20 B5
A6 12
数据
LE
Q
19 B6
A6 12
数据
LE
Q
19 B6
A7 13
数据
LE
Q
17 B7
A7 13
数据
LE
Q
17 B7
V
CC
=引脚1 ，V
X
=引脚14 ，
GND引脚= 4 ， 8 ， 11 ， 18 ， 22 ， 25
1990年12月19日
4
飞利浦半导体FAST产品
产品speci fi cation
八进制锁存双向FUTUREBUS收发器
（三态+集电极开路）
功能表74F8960
输入
An
H
L
X
–
–
–
–
H
l
X
–
–
–
–
H
l
X
–
–
–
–
注意事项：
1. H =
2. L =
3. X =
4. – =
5. Z =
6. Q
n
=
7. (1) =
8. (2) =
9. H**=
10. B* =
BN *
X
X
X
–
H
L
–
X
X
X
H
L
H
L
X
X
X
H
L
H
L
LE
L
L
H
L
H
H
H
L
L
H
L
L
H
H
L
L
H
L
L
H
H
OEA
L
L
L
H
H
H
H
L
L
L
H
H
H
H
L
L
L
H
H
H
H
OEB
0
L
L
L
L
L
L
L
H
H
H
H
H
H
H
X
X
X
X
X
X
X
OEB
1
L
L
L
L
L
L
L
X
X
X
X
H
H
H
H
H
H
H
H
H
H
LATCH
状态
H
L
Qn
(1)
H (2)
H (2)
Qn
H
l
Qn
H
L
Qn
Qn
H
l
Qn
H
L
Qn
Qn
输出
An
Z
Z
Z
(1)
H
L
Qn
Z
Z
Z
H
L
H
L
Z
Z
Z
H
L
H
L
Bn
L
H**
Qn
(1)
Z(2)
Z(2)
Qn
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
B 3 -状态，数据从B到A
B和A 3态
B 3 -状态，数据从B到A
B和A 3态
锁存状态A和B
三态，数据锁存到B
反馈： A到B ， B到A
三态，数据从A到B
74F8960/74F8961
经营模式
从B预处理锁存使数据传输到
高电压电平
低电压电平
不在乎
不输入外部驱动
高阻抗状态（OFF）
之前低到高LE过渡高或低一个电压等级的设置时间。
条件会导致一个反馈回路的路径：从A到B和B到A
闩锁必须preconmditioned使得B输入可呈现高或低的水平，同时OEB0和OEB1是低和LE是高的。
进入上拉电压的电平。
预防应采取以确保B输入不浮动。如果他们这样做，他们都等于低电平状态。
1990年12月19日
5
QQ：2880707522 复制
