74F569 4位双向计数器与3态输出
1988年4月
修订后的2000年10月
74F569
4位双向计数器与3态输出
概述
该74F569是一个完全同步的，可逆的计数器
三态输出。该74F569是一个二进制计数器， featur-
荷兰国际集团的预设功能可编程操作，进行loo-
kahead易于级联和U / D输入至控制
计数的方向。为了获得最大的灵活性，同时有
同步和异步主复位输入，以及
既是时钟控制进（ CC ）和终端计数（ TC ）输出
放。除了主复位所有的状态变化是由发起
在时钟的上升沿。在输出一个高电平信号
启用（ OE ）输入力输出缓冲器进入高
阻抗状态，但并不妨碍计数，复位
或并行加载。
特点
s
同步计数和加载
s
为便于级联先行进位能力
s
可编程操作预置功能
s
总线系统组织3态输出
订购代码：
订单号
74F569SC
74F569SJ
74F569PC
包装数
M20B
M20D
N20A
包装说明
20引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ，宽0.300
20引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
20引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
逻辑符号
接线图
IEEE / IEC
FAST是仙童半导体公司的注册商标。
2000仙童半导体公司
DS009565
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74F569
单位装载/扇出
引脚名称
P
0
–P
3
CEP
CET
CP
PE
U / D
OE
MR
SR
O
0
–O
3
TC
CC
描述
并行数据输入
计数使能并行输入（低电平有效）
计数使能涓流输入（低电平有效）
时钟脉冲输入端（上升沿）
同时使能输入（低电平有效）
向上/向下计数控制输入
输出使能输入（低电平有效）
主复位输入（低电平有效）
同步复位输入（低电平有效）
三态并行数据输出
终端计数输出（低电平有效）
主频进位输出（低电平有效）
U.L.
HIGH / LOW
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
150/40(33.3)
50/33.3
50/33.3
输入I
IH
/I
IL
输出I
OH
/I
OL
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
3毫安/ 24毫安（20 mA）的
1毫安/ 20毫安
1毫安/ 20毫安
功能说明
的74F569计数在模16的二进制序列。
来自15国家将递增到状态0的模式;在
在掉电模式将递减，从0到15的时钟
所有的触发器的输入端通过一个时钟驱动的并联
缓冲区。 （到主复位除因）的所有状态变化
与同步的低到高的跳变发生
时钟脉冲（ CP ）的输入信号。
该电路具有操作的五个基本模式，在
按优先顺序：异步复位，同步
复位，并行加载，计算并按住。五个控制输入 -
主复位（ MR） ，同步复位（ SR ） ，并行
使能（ PE ） ，计数使能并行（ CEP）和计数
启用涓CET ） -plus向上/向下（U / D ）输入，阻止 -
挖掘操作的方式，如图所示，在模式选择
表。在MR低信号将覆盖所有其它输入和
强制异步触发器Q输出低电平。一个低电平
在SR覆盖计算和并行加载和信号
允许Q输出变为低电平上的一个上升沿
CP 。在PE低信号覆盖计数，并允许
在并行数据信息（P
n
要加载）输入端
插入CP的下一个上升沿触发电路。先生，
SR和PE高， CEP和CET许可证计数时，
两者都为低电平。相反，在任CEP高信号或
CET抑制计数。
该74F569采用边沿触发触发器和变化
在SR ， PE ， CEP ， CET或U / D输入时， CP处于
任一状态下不会导致错误，只要时建议
修补建立和保持时间，对于上升的
CP的边缘，观察到。
两种类型的输出被提供作为上溢/下溢
指标。终端计数（ TC ）输出通常是
高和变低，提供CET为低电平，当
计数器达到零，在掉电模式下，或者达到马克西
沉默
（ 15 ）中的模式。那么TC将保持低电平直到状态
变化发生时，无论是通过计算或预设，或直到
U / D或CET改变。要实现同步多
台柜， TC输出之间的连接
和CEP和CET输入可提供减缓或
快速进位传播。
图1示出了用于简单脉动进位的连接，在
该时钟周期必须长于CP为TC
延迟的第一阶段，加上累积CET为TC
中间阶段的延迟，再加上CET到CP
最后一级的设置时间。这个总的延迟加上建立时间
上设置的时钟频率的上限。为了更快的时钟
率，在图2所示的进位先行连接
被推荐的。在这个方案中，通过纹波延迟
的中间阶段开始用相同的时钟
导致第一阶段打勾了从最大到最小的
的模式，或最小值到最大值，在掉电模式下，启动其
最后一个周期。由于这最后的周期需要16个时钟的COM
完整的，有足够的时间纹波进步
通过中间阶段。关键时刻的lim-
其时钟周期为CP在所述第一阶段的TC延迟
加在CEP到最后阶段的CP的设置时间。在TC
输出是受解码尖峰由于内部种族
条件，因此不推荐用作一个
时钟或触发器异步复位，或注册
计数器。对于这样的应用，所述计时卡里（CC）的
提供输出。消委会输出通常是高。当
CEP ， CET ，和TC低，消委会输出将变低
当时钟下一变低，将保持低电平，直到
钟再次变向高电平，如图中的CC真值表。
当输出使能（OE）为LOW时，将并行数据
输出
0
–O
3
是活动的，按照触发器Q输出。
在OE力量高信号
0
–O
3
到高阻状态，但
并不妨碍计数，装车或复位。
逻辑方程
计数使能
=
CEP CET PE
向上： TC
=
Q
0
Q
1
Q
2
Q
3
（上） CET
下来： TC
=
Q
0
Q
1
Q
2
Q
3
（下） CET
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2
74F569
逻辑图
请注意，只对逻辑操作的理解，提供这些图和不应被用来估计的传播延迟。
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4
74F569
绝对最大额定值
（注2 ）
储存温度
在偏置环境温度
在偏置结温
V
CC
端子电位接地引脚
输入电压（注3）
输入电流（注3）
施加电压到输出
在高状态（与V
CC
=
0V)
标准输出
三态输出
目前适用于输出
在低状态（最大）
额定我两次
OL
（MA ）
65
°
C到
+
150
°
C
55
°
C到
+
125
°
C
55
°
C到
+
175
°
C
0.5V至
+
7.0V
0.5V至
+
7.0V
30毫安到
+
5.0毫安
推荐工作
条件
自由空气环境温度
电源电压
0
°
C到
+
70
°
C
+
4.5V至
+
5.5V
0.5V至V
CC
0.5V至
+
5.5V
注2 ：
绝对最大额定值是值超出该设备
可能被损坏或有其使用寿命降低。功能操作
在这些条件下，是不是暗示。
注3 ：
无论是电压限制和电流限制是足够的，以保护输入。
DC电气特性
符号
V
IH
V
IL
V
CD
V
OH
参数
输入高电压
输入低电压
输入钳位二极管电压
输出高
电压
10% V
CC
10% V
CC
5% V
CC
5% V
CC
V
OL
I
IH
I
英属维尔京群岛
输出低
电压
输入高
当前
输入高电流
击穿测试
I
CEX
V
ID
I
OD
输出高
漏电流
输入漏
TEST
输出漏
短路电流
I
IL
I
OZH
I
OZL
I
OS
I
ZZ
I
CCH
I
CCL
I
CCZ
输入低电平电流
输出漏电流
输出漏电流
输出短路电流
公交排水试验
电源电流
电源电流
电源电流
45
45
45
60
4.75
3.75
0.6
1.2
50
50
150
500
67
67
67
10% V
CC
10% V
CC
2.5
2.4
2.7
2.7
0.5
0.5
5.0
7.0
V
A
A
A
V
A
mA
mA
A
A
mA
A
mA
mA
mA
民
最大
最大
V
民
民
2.0
0.8
1.2
典型值
最大
单位
V
V
V
民
V
CC
条件
作为公认的高信号
作为公认的低信号
I
IN
= 18
mA
I
OH
= 1
MA（ TC ， CC ，哦
n
)
I
OH
= 3
毫安（O
n
)
I
OH
= 1
MA（ TC ， CC ，哦
n
)
I
OH
= 3
毫安（O
n
)
I
OL
=
20毫安（ TC ， CC ）
I
OL
=
24毫安（O
n
)
V
IN
=
2.7V
V
IN
=
7.0V
V
OUT
=
V
CC
（ TC ， CC ，哦
n
)
I
ID
=
1.9
A
所有其他引脚接地
V
IOD
=
150毫伏
所有其他引脚接地
V
IN
=
0.5V （P
n
， CEP ， CP ， U / D ， OE ， MR， SR ）
V
IN
=
0.5V （ PE ， CET ）
V
OUT
=
2.7V （O
n
)
V
OUT
=
0.5V （O
n
)
V
OUT
=
0V （ TC ， CC ，哦
n
)
V
OUT
=
5.25V （O
n
)
V
O
=
高
V
O
=
低
V
O
=
高Z
50
最大
0.0
0.0
最大
最大
最大
最大
最大
0.0V
最大
最大
最大
5
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