74F160A 74F162A同步可预置BCD十进制计数器
1988年4月
修订后的1999年7月
74F160A 74F162A
同步可预置BCD十进制计数器
概述
该74F160A和74F162A是高速同步
十进制计数器的BCD （ 8421 ）顺序操作。
它们是同步预置的亲中的应用
可编程分频器。有两种类型的计数使能
输入加在形成终端计数输出的多功能性
多级同步计数器。该F160A有一个异步
异步的主复位输入端，覆盖所有其他投入
并强制输出低电平。该F162A有一个同步的
理性复位输入端，覆盖计算和并行负载
荷兰国际集团，并允许所有输出将同时复位的
上升时钟沿。该F160A和F162A高
高速版本的F160和F162的。
特点
s
同步计数和加载
s
高速同步扩张
s
120 MHz时的典型计数率
订购代码：
订单号
74F160ASC
74F160ASJ
74F160APC
74F162ASC
74F162APC
包装数
M16A
M16D
N16E
M16A
N16E
包装说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
连接图
74F160A
74F162A
1999仙童半导体公司
DS009485
www.fairchildsemi.com
74F160A 74F162A
逻辑符号
74F160A
IEEE / IEC
74F162A
74F160A
74F162A
单位装载/扇出
U.L.
引脚名称
CEP
CET
CP
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入端（上升沿）
1.0/1.0
1.0/2.0
1.0/1.0
1.0/1.0
1.0/2.0
1.0/1.0
1.0/2.0
50/33.3
50/33.3
输入I
IH
/I
IL
高/低输出I
OH
/I
OL
20
A/0.6
mA
20
A/1.2
mA
20
A/0.6
mA
20
A/0.6
mA
20
A/1.2
mA
20
A/0.6
mA
20
A/1.2
mA
1
毫安/ 20毫安
1
毫安/ 20毫安
MR（ 74F160A ）异步主复位输入（低电平有效）
SR （ 74F162A ）同步复位输入（低电平有效）
P
0
–P
3
PE
Q
0
–Q
3
TC
并行数据输入
同时使能输入（低电平有效）
FL IP- FL运算输出
终端计数输出
www.fairchildsemi.com
2
74F160A 74F162A
功能说明
该74F160A和74F162A数模10的BCD
（ 8421 ）序列。来自国家9 （华丽联合），他们以递增
状态0 （ LLLL ） 。所有触发器的时钟输入端被驱动
平行通过一个时钟缓冲器。在Q的。因此所有的变化
输出（除因（ F160A的主复位）发生
作为一个结果，并同步于，所述低到高
在CP输入信号的转换。该电路有四个乐趣
操作damental模式，按优先级顺序：
异步复位（ F160A ），同步复位（ F162A ） ，
并行加载，计数和保持。五控制输入， Mas-
器复位（MR ， F160A ） ，同步复位（ SR ， F162A ）
平行使能（ PE ） ，计数使能并行（ CEP）和
计数使能涓流（ CET） -determine操作数的模式
ATION ，如图中的模式选择表。在低信号
MR覆盖所有其它输入和异步强制所有
输出低电平。在SR覆盖计数低信号和
并行加载，并允许所有输出变为低电平的
CP的下一个上升沿。在PE覆盖低信号
计数，允许在并行数据信息（P
n
)
输入要加载到触发器上的下一次上升
CP的边缘。用PE和MR （ F160A ）或SR （ F162A ）
高， CEP和CET许可证计数，当两者都高。
相反，在任CEP或CET抑制低信号
计数。
该F160A和F162A采用D型边沿触发触发器
和改变SR ， PE ， CEP和CET输入时，
CP处于任意状态不会导致错误的，其前提是
推荐的设置时间和保持时间，对于该
上升CP的边缘，观察到。
终端计数（ TC ）输出为高电平时， CET是
高和计数器状态9.要实现同步
多级专柜， TC输出可与使用
CEP和CET输入两种不同的方式。请参阅
在F568的数据表。在TC输出受解码
尖峰由于内部争用情况，因此不
推荐用作一个时钟或异步复位为
触发器，计数器或寄存器。在F160A和F162A
十进制计数器的TC输出完全解码，并可以
只有高状态9.如果一个十进制计数器预置到
非法状态，或者假定了一个非法状态时，功率为
应用，这将在两个返回到正常顺序
数，如图中的状态图。
逻辑方程：
计数使能
=
CEP
×
CET
×
PE
TC
=
Q
0
×
Q
1
×
Q
2
×
Q
3
×
CET
模式选择表
* SR
L
H
H
H
H
PE
X
L
H
H
H
CET CEP
X
X
H
L
X
X
X
H
X
L
对瑞星行动
时钟边沿（
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
)
状态图
只有*对于74'F162A
H
=
高电压电平
L
=
低电压电平
X
=
非物质
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
3
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74F160A 74F162A
绝对最大额定值
（注1 ）
储存温度
在偏置环境温度
在偏置结温
V
CC
端子电位接地引脚
输入电压（注2 ）
输入电流（注2 ）
施加电压到输出
在高状态（与V
CC
=
0V)
标准输出
三态输出
目前适用于输出
在低状态（最大）
ESD最后通过电压（最小值）
额定我两次
OL
（MA ）
4000V
0.5V
到V
CC
0.5V
to
+5.5V
65°C
to
+150°C
55°C
to
+125°C
55°C
to
+150°C
0.5V
to
+7.0V
0.5V
to
+7.0V
30
mA至
+5.0
mA
推荐工作
条件
自由空气环境温度
电源电压
0℃至
+70°C
+4.5V
to
+5.5V
注1 ：
绝对最大额定值是值超出该设备
可能被损坏或有其使用寿命降低。功能操作
在这些条件下，是不是暗示。
注2 ：
无论是电压限制和电流限制是足够的，以保护输入。
DC电气特性
符号
V
IH
V
IL
V
CD
V
OH
V
OL
I
IH
I
英属维尔京群岛
I
CEX
V
ID
I
OD
I
IL
I
OS
I
CC
参数
输入高电压
输入低电压
输入钳位二极管电压
输出高
电压
输出低
电压
输入高
当前
输入高电流
击穿测试
输出高
漏电流
输入漏
TEST
输出漏
短路电流
输入低
当前
输出短路电流
电源电流
60
37
4.75
3.75
0.6
1.2
150
55
10% V
CC
5% V
CC
10% V
CC
2.5
2.7
0.5
5.0
7.0
50
民
2.0
0.8
1.2
典型值
最大
单位
V
V
V
V
V
A
A
A
V
A
mA
mA
mA
mA
民
民
民
最大
最大
最大
0.0
0.0
最大
最大
最大
最大
V
CC
条件
作为公认的高信号
作为公认的低信号
I
IN
= 18
mA
I
OH
= 1
mA
I
OH
= 1
mA
I
OL
=
20毫安
V
IN
=
2.7V
V
IN
=
7.0V
V
OUT
=
V
CC
I
ID
=
1.9
A
所有其他引脚接地
V
IOD
=
150毫伏
所有其他引脚接地
V
IN
=
0.5V （ CP ， CEP ，P
n
， MR（ F160A ） ）
V
IN
=
0.5V （ CET ， SR （ F162A ） ， PE ）
V
OUT
=
0V
V
O
=
高
www.fairchildsemi.com
4
74F160A 74F162A同步可预置BCD十进制计数器
1988年4月
修订后的2000年9月
74F160A 74F162A
同步可预置BCD十进制计数器
概述
该74F160A和74F162A是高速同步
十进制计数器的BCD （ 8421 ）顺序操作。
它们是同步预置的亲中的应用
可编程分频器。有两种类型的计数使能
输入加在形成终端计数输出的多功能性
多级同步计数器。该F160A有一个异步
异步的主复位输入端，覆盖所有其他投入
并强制输出低电平。该F162A有一个同步的
理性复位输入端，覆盖计算和并行负载
荷兰国际集团，并允许所有输出将同时复位的
上升时钟沿。该F160A和F162A高
高速版本的F160和F162的。
特点
s
同步计数和加载
s
高速同步扩张
s
120 MHz时的典型计数率
订购代码：
订单号
74F160ASC
74F160ASJ
74F160APC
74F162ASC
74F162APC
包装数
M16A
M16D
N16E
M16A
N16E
包装说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
连接图
74F160A
74F162A
2000仙童半导体公司
DS009485
www.fairchildsemi.com
74F160A 74F162A
逻辑符号
74F160A
IEEE / IEC
74F162A
74F160A
74F162A
单位装载/扇出
U.L.
引脚名称
CEP
CET
CP
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入端（上升沿）
1.0/1.0
1.0/2.0
1.0/1.0
1.0/1.0
1.0/2.0
1.0/1.0
1.0/2.0
50/33.3
50/33.3
输入I
IH
/I
IL
高/低输出I
OH
/I
OL
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
1.2毫安
MR（ 74F160A ）异步主复位输入（低电平有效）
SR （ 74F162A ）同步复位输入（低电平有效）
P
0
–P
3
PE
Q
0
–Q
3
TC
并行数据输入
同时使能输入（低电平有效）
FL IP- FL运算输出
终端计数输出
1毫安/ 20毫安
1毫安/ 20毫安
www.fairchildsemi.com
2
74F160A 74F162A
功能说明
该74F160A和74F162A数模10的BCD
（ 8421 ）序列。来自国家9 （华丽联合），他们以递增
状态0 （ LLLL ） 。所有触发器的时钟输入端被驱动
平行通过一个时钟缓冲器。在Q的。因此所有的变化
输出（除因（ F160A的主复位）发生
作为一个结果，并同步于，所述低到高
在CP输入信号的转换。该电路有四个乐趣
操作damental模式，按优先级顺序：
异步复位（ F160A ），同步复位（ F162A ） ，
并行加载，计数和保持。五控制输入， Mas-
器复位（MR ， F160A ） ，同步复位（ SR ， F162A ）
平行使能（ PE ） ，计数使能并行（ CEP）和
计数使能涓流（ CET） -determine操作数的模式
ATION ，如图中的模式选择表。在低信号
MR覆盖所有其它输入和异步强制所有
输出低电平。在SR覆盖计数低信号和
并行加载，并允许所有输出变为低电平的
CP的下一个上升沿。在PE覆盖低信号
计数，允许在并行数据信息（P
n
)
输入要加载到触发器上的下一次上升
CP的边缘。用PE和MR （ F160A ）或SR （ F162A ）
高， CEP和CET许可证计数，当两者都高。
相反，在任CEP或CET抑制低信号
计数。
该F160A和F162A采用D型边沿触发触发器
和改变SR ， PE ， CEP和CET输入时，
CP处于任意状态不会导致错误的，其前提是
推荐的设置时间和保持时间，对于该
上升CP的边缘，观察到。
终端计数（ TC ）输出为高电平时， CET是
高和计数器状态9.要实现同步
多级专柜， TC输出可与使用
CEP和CET输入两种不同的方式。请参阅
在F568的数据表。在TC输出受解码
尖峰由于内部争用情况，因此不
推荐用作一个时钟或异步复位为
触发器，计数器或寄存器。在F160A和F162A
十进制计数器的TC输出完全解码，并可以
只有高状态9.如果一个十进制计数器预置到
非法状态，或者假定了一个非法状态时，功率为
应用，这将在两个返回到正常顺序
数，如图中的状态图。
逻辑方程：
计数使能
=
CEP
×
CET
×
PE
TC
=
Q
0
×
Q
1
×
Q
2
×
Q
3
×
CET
模式选择表
* SR
L
H
H
H
H
PE
X
L
H
H
H
CET CEP
X
X
H
L
X
X
X
H
X
L
对瑞星行动
时钟边沿（
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
)
状态图
只有*对于74'F162A
H
=
高电压电平
L
=
低电压电平
X
=
非物质
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
3
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74F160A 74F162A
绝对最大额定值
（注1 ）
储存温度
在偏置环境温度
在偏置结温
V
CC
端子电位接地引脚
输入电压（注2 ）
输入电流（注2 ）
施加电压到输出
在高状态（与V
CC
=
0V)
标准输出
三态输出
目前适用于输出
在低状态（最大）
ESD最后通过电压（最小值）
额定我两次
OL
（MA ）
4000V
65
°
C到
+
150
°
C
55
°
C到
+
125
°
C
55
°
C到
+
150
°
C
0.5V至
+
7.0V
0.5V至
+
7.0V
30毫安到
+
5.0毫安
推荐工作
条件
自由空气环境温度
电源电压
0
°
C到
+
70
°
C
+
4.5V至
+
5.5V
0.5V至V
CC
0.5V至
+
5.5V
注1 ：
绝对最大额定值是值超出该设备
可能被损坏或有其使用寿命降低。功能操作
在这些条件下，是不是暗示。
注2 ：
无论是电压限制和电流限制是足够的，以保护输入。
DC电气特性
符号
V
IH
V
IL
V
CD
V
OH
V
OL
I
IH
I
英属维尔京群岛
I
CEX
V
ID
I
OD
参数
输入高电压
输入低电压
输入钳位二极管电压
输出高
电压
输出低
电压
输入高
当前
输入高电流
击穿测试
输出高
漏电流
输入漏
TEST
输出漏
短路电流
I
IL
I
OS
I
CC
输入低
当前
输出短路电流
电源电流
60
37
4.75
3.75
0.6
1.2
150
55
10% V
CC
5% V
CC
10% V
CC
2.5
2.7
0.5
5.0
7.0
50
民
2.0
0.8
1.2
典型值
最大
单位
V
V
V
V
V
A
A
A
V
A
mA
mA
mA
mA
民
民
民
最大
最大
最大
0.0
0.0
最大
最大
最大
最大
V
CC
条件
作为公认的高信号
作为公认的低信号
I
IN
= 18
mA
I
OH
= 1
mA
I
OH
= 1
mA
I
OL
=
20毫安
V
IN
=
2.7V
V
IN
=
7.0V
V
OUT
=
V
CC
I
ID
=
1.9
A
所有其他引脚接地
V
IOD
=
150毫伏
所有其他引脚接地
V
IN
=
0.5V （ CP ， CEP ，P
n
， MR（ F160A ） ）
V
IN
=
0.5V （ CET ， SR （ F162A ） ， PE ）
V
OUT
=
0V
V
O
=
高
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74F162A同步可预置BCD十进制计数器
1988年4月
修订后的2004年1月
74F162A
同步可预置BCD十进制计数器
概述
该74F162A是一种高速同步十进制计数器
在BCD （ 8421 ）顺序操作。它们是同步的
nously预置的可编程divid-应用
ERS 。该F162A具有同步复位输入端，
覆盖计算和并行加载，允许所有输出
提出来并行复位的上升沿
时钟。该F162A是F162的高速版本。
特点
s
同步计数和加载
s
高速同步扩张
s
120 MHz时的典型计数率
订购代码：
订单号
74F162ASC
74F162APC
包装数
M16A
N16E
包装说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150 ＆ QUOT ;窄
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ， 0.300 ＆ QUOT ;宽
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
接线图
逻辑符号
74F162A
74F162A
74F162A
2004仙童半导体公司
DS009485
www.fairchildsemi.com
74F162A
单位装载/扇出
U.L.
引脚名称
CEP
CET
CP
SR
P
0
–P
3
PE
Q
0
–Q
3
TC
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入端（上升沿）
同步复位输入（低电平有效）
并行数据输入
同时使能输入（低电平有效）
FL IP- FL运算输出
终端计数输出
1.0/1.0
1.0/2.0
1.0/1.0
1.0/2.0
1.0/1.0
1.0/2.0
50/33.3
50/33.3
输入I
IH
/I
IL
高/低输出I
OH
/I
OL
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
20
A/
1.2毫安
1毫安/ 20毫安
1毫安/ 20毫安
功能说明
该74F162A数模10的BCD （ 8421 ）
序列。来自国家9 （华丽联合），他们以递增状态0
（ LLLL ） 。所有触发器的时钟输入端被驱动paral-
LEL通过一个时钟缓冲器。的Q输出，因此，所有的变化
发生作为结果，并同步于，所述低到
在CP输入信号的高电平跳变。该电路具有
操作的四种基本模式，在命令prece-
置信：同步复位，并行加载，计数和保持。
四个控制输入 - 同步复位（ SR ） ，并行
使能（ PE ） ，计数使能并行（ CEP）和计数
启用涓（ CET） -determine运作模式，
如图所示，模式选择表。在SR低信号
覆盖计算和并行加载，允许所有输出
把去低电平CP的下一个上升沿。一个显低
最终在PE将覆盖计数，并允许对信息
并行数据（P
n
）输入可以在加载到触发器
CP的下一个上升沿。用PE和SR HIGH ， CEP
和CET许可证计数，当两者都高。相反，
在任CEP或CET低电平信号抑制计数。
在F162A采用D型边沿触发的触发器和
改变SR ， PE ， CEP和CET输入时的CP是
在任一状态不会导致错误，只要该消遣
ommended建立和保持时间，对于上升的
CP的边缘，观察到。
终端计数（ TC ）输出为高电平时， CET是
高和计数器状态9.要实现同步
多级专柜， TC输出可与使用
CEP和CET输入两种不同的方式。请参阅
在F568的数据表。在TC输出受解码
尖峰由于内部争用情况，因此不
推荐用作一个时钟或异步复位为
触发器，计数器或寄存器。在F162A十年
计数器，在TC输出被完全解码，并且只能是
高状态9.如果一个十进制计数器预置为非法
状态，或者假设通电时，它的一个非法状态
将返回到正常序列中的两个数之内，如
在状态图中所示。
逻辑方程：
计数使能
=
CEP
×
CET
×
PE
TC
=
Q
0
×
Q
1
×
Q
2
×
Q
3
×
CET
模式选择表
SR
L
H
H
H
H
PE
X
L
H
H
H
CET CEP
X
X
H
L
X
X
X
H
X
L
对瑞星行动
时钟边沿（
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
)
状态图
H
=
高电压电平
L
=
低电压电平
X
=
非物质
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74F162A
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
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74F162A
绝对最大额定值
（注1 ）
储存温度
在偏置环境温度
在偏置结温
V
CC
端子电位接地引脚
输入电压（注2 ）
输入电流（注2 ）
施加电压到输出
在高状态（与V
CC
=
0V)
标准输出
三态输出
目前适用于输出
在低状态（最大）
ESD最后通过电压（最小值）
额定我两次
OL
（MA ）
4000V
65
°
C到
+
150
°
C
55
°
C到
+
125
°
C
55
°
C到
+
150
°
C
0.5V至
+
7.0V
0.5V至
+
7.0V
30毫安到
+
5.0毫安
推荐工作
条件
自由空气环境温度
电源电压
0
°
C到
+
70
°
C
+
4.5V至
+
5.5V
0.5V至V
CC
0.5V至
+
5.5V
注1 ：
绝对最大额定值是值超出该设备
可能被损坏或有其使用寿命降低。功能操作
在这些条件下，是不是暗示。
注2 ：
无论是电压限制和电流限制是足够的，以保护输入。
DC电气特性
符号
V
IH
V
IL
V
CD
V
OH
V
OL
I
IH
I
英属维尔京群岛
I
CEX
V
ID
I
OD
参数
输入高电压
输入低电压
输入钳位二极管电压
输出高
电压
输出低
电压
输入高
当前
输入高电流
击穿测试
输出高
漏电流
输入漏
TEST
输出漏
短路电流
I
IL
I
OS
I
CC
输入低
当前
输出短路电流
电源电流
60
37
4.75
3.75
0.6
1.2
150
55
10% V
CC
5% V
CC
10% V
CC
2.5
2.7
0.5
5.0
7.0
50
民
2.0
0.8
1.2
典型值
最大
单位
V
V
V
V
V
A
A
A
V
A
mA
mA
mA
mA
民
民
民
最大
最大
最大
0.0
0.0
最大
最大
最大
最大
V
CC
条件
作为公认的高信号
作为公认的低信号
I
IN
= 18
mA
I
OH
= 1
mA
I
OH
= 1
mA
I
OL
=
20毫安
V
IN
=
2.7V
V
IN
=
7.0V
V
OUT
=
V
CC
I
ID
=
1.9
A
所有其他引脚接地
V
IOD
=
150毫伏
所有其他引脚接地
V
IN
=
0.5V （ CP ， CEP ，P
n
， MR（ F160A ） ）
V
IN
=
0.5V （ CET ， SR （ F162A ） ， PE ）
V
OUT
=
0V
V
O
=
高
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