74F161A 74F163A同步可预置二进制计数器
1988年4月
修订后的2000年9月
74F161A 74F163A
同步可预置二进制计数器
概述
该74F161A和74F163A是高速同步
模16的二进制计数器。它们是同步的预
可设定的可编程分频器的应用，并有
两种类型的计数使能输入以及终端计数
在形成同步多级输出的多功能性
计数器。该74F161A拥有一个异步主 -
复位输入，它覆盖所有其它输入和强制
输出低电平。该74F163A具有同步复位
输入重写计算和并行加载和
允许输出是同时复位的上升
在时钟的边缘。该74F161A和74F163A是高
高速版本的74F161和74F163的。
特点
s
同步计数和加载
s
高速同步扩张
s
120 MHz时的典型计数频率
订购代码：
订单号
74F161ASC
74F161ASJ
74F161APC
74F163ASC
74F163ASJ
74F163APC
包装数
M16A
M16D
N16E
M16A
M16D
N16E
包装说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150窄
16引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
连接图
74F161A
74F163A
2000仙童半导体公司
DS009486
www.fairchildsemi.com
74F161A 74F163A
功能说明
该74F161A和74F163A在模16的二进制数
序列。从状态15 （ HHHH ），他们以递增状态0
（ LLLL ） 。所有触发器的时钟输入端被驱动paral-
LEL通过一个时钟缓冲器。的Q输出，因此，所有的变化
（除了由于74F161A的主复位）发生的
的结果，并同步于，所述低到高的跃迁
和灰CP输入信号。该电路有四个丰达
操作心理模式，按优先级顺序：
异步复位（ 74F161A ），同步复位
（ 74F163A ） ，并行加载，计数和保持。五个控制
输入 - 主复位（MR ， 74F161A ） ，同步复位
（ SR ， 74F163A ） ，并行使能（ PE ） ，计数使能Paral-
LEL （ CEP）和计数使能涓流（ CET） -determine的
操作的模式，如所示在模式选择表。一
在MR低电平信号将覆盖所有其它输入和asynchro-
nously强制所有输出低电平。在SR过度低信号
骑计算和并行加载，并允许所有输出
去低电平CP的下一个上升沿。在PE低信号
覆盖计数，允许在并行信息
数据（P
n
）输入要加载到触发器上的下一个
上升CP的边缘。用PE和MR （' F161A ）或SR
（ 74F163A ）高， CEP和CET许可证计数时，
两者都高。相反，在任CEP低电平信号或
CET抑制计数。
该74F161A和74F163A采用D型边沿触发倒装
触发器和改变SR ， PE ， CEP和CET输入时
CP处于任一状态不会导致错误，提供
所建议的建立和保持时间，就
到CP的上升沿，被观察到的。
终端计数（ TC ）输出为高电平时， CET是
高，计数器处于状态15.为了实现同步的
理性多级计数器时， TC输出可用于
有两种不同的方式和CEP CET投入。请
参考74F568数据手册。在TC输出受
解码尖峰由于内部竞争条件，是
因此，不推荐使用作为时钟或asynchro-
理性复位触发器，计数器或寄存器。
逻辑公式：计数使能
=
CEP CET PE
TC
=
Q
0
Q
1
Q
2
Q
3
CET
模式选择表
SR
（注1 ）
L
H
H
H
H
PE CET
X
L
H
H
H
X
X
H
L
X
CE
P
X
X
H
X
L
对瑞星行动
时钟边沿（
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
)
状态图
H
=
高电压电平
L
=
低电压电平
X
=
非物质
注1 ：
对于74F163A只
框图
3
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