飞利浦半导体
产品speci fi cation
18位通用总线收发器（三态）
74ALVCH16600
特点
符合JEDEC标准没有。 8-1A 。
CMOS低功耗
直接接口与TTL电平
电流驱动
±
在3.0 V 24毫安
所有的输入有总线保持电路
输出驱动能力50Ω传输线@ 85°C
MULTIBYTE
TM
流通标准引脚输出架构
低电感多个V
CC
和接地引脚的最小噪声
和地反弹
描述
该74ALVCH16600是一个18位的通用收发器具有
非反相三态总线兼容输出的同时发送和
接收方向。在每个方向上的数据流是由输出控制
启用（ OE
AB
和OE
BA
） ，锁存使能（ LE
AB
和LE
BA
） ，和时钟
（ CP
AB
和CP
BA
）输入。对于A到B的数据流量，设备运行
在透明模式时， LE
AB
为HIGH 。当LE
AB
低，则
如果CP的数据被锁存
AB
被保持在一个高或低逻辑电平。如果LE
AB
是低时，A总线的数据存储在上闩/触发器
HIGH到LOW CP的过渡
AB
。当OE
AB
为低电平，则输出
活跃的。当OE
AB
为高电平时，输出处于高阻抗
状态。高级时钟与时钟使能输入控制
（ CE
BA
/ CE
AB
).
对于B-到的数据流是类似于A到B的，但使用OE
BA
， LE
BA
和CP
BA
.
为了确保上电或断电高阻抗状态
下来， OE
BA
和OE
AB
应该连接到V
CC
通过上拉
电阻器;电阻的最小值是由确定的
电流吸收/驱动器的电流源的能力。
有源总线保持电路提供给持有未使用的或浮动数据
输入为有效的逻辑电平。
快速参考数据
GND = 0V ;吨
AMB
= 25°C ;吨
r
= t
f
=为2.5ns
符号
t
PHL
/t
PLH
C
I / O
C
I
C
PD
参数
传播延迟
一，BN到Bn ，安
输入/输出电容
输入电容
每个锁存器的功率耗散电容
V
I
= GND到V
CC1
输出启用
输出禁用
条件
V
CC
= 2.5V ，C
L
= 30pF的
V
CC
= 3.3V ，C
L
= 50pF的
典型
3.1
2.8
8.0
4.0
21
3
单位
ns
pF
pF
pF
注意事项：
1. C
PD
被用于确定所述动态功耗（P
D
in
毫瓦） ：
P
D
= C
PD
×
V
CC2
×
f
i
+
S
(C
L
×
V
CC2
×
f
o
）其中：
f
i
=以MHz输入频率;
L
=以pF输出负载电容;
f
o
=以MHz输出频率; V
CC
在V =电源电压;
S
(C
L
×
V
CC2
×
f
o
） =产出的总和。
订购信息
套餐
56引脚塑料TSSOP II型
温度范围
-40 ° C至+ 85°C
北美以外的地区
74ALVCH16600 DGG
DWG号
SOT364-1
1998年09月24日
2
853-2123 20077
飞利浦半导体
产品speci fi cation
18位通用总线收发器（三态）
74ALVCH16600
逻辑图
（ 1节）
OE
AB
CE
AB
LE
AB
CP
AB
CP
BA
LE
BA
CE
BA
OE
BA
A1
CE
C1
CP
1D
B1
CE
C1
CP
1D
18 IDENTICAL渠道
SW00131
功能表
输入
CE
XX
X
X
X
H
L
L
L
L
XX
H
L
h
l
X
↓
NC
Z
=
=
=
=
=
=
=
=
=
OE
XX
H
L
L
L
L
L
L
L
LE
XX
X
H
H
L
L
L
L
L
CP
XX
X
X
X
X
↓
↓
H
L
数据
X
H
L
X
h
l
X
X
输出
Z
H
L
NC
H
L
NC
残
透明
HOLD
时钟显示+
HOLD
状态
AB为A到B的方向， BA为B对A的方向
高电压电平
低电压电平
高状态必须出现一个设置时间CP的低到高的跳变前
XX
低状态必须出现一次装夹时间CP的低到高的转变之前，
XX
不在乎
高到低级别的过渡
没有变化
高阻抗“关闭”状态
1998年09月24日
4
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