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集成电路
74ALVCH16500
18位通用总线收发器（三态）
产品speci fi cation
取代1998年的数据08月31日
IC24数据手册
1998年09月24日
飞利浦
半导体
飞利浦半导体
产品speci fi cation
18位通用总线收发器（三态）
74ALVCH16500
特点
符合JEDEC标准没有。 8-1A
CMOS低功耗
直接接口与TTL电平
电流驱动
±
在3.0 V 24毫安
所有的输入都bushold电路
输出驱动能力50Ω传输线@ 85°C
MULTIBYTE
TM
流通标准引脚输出架构
低电感多个V
CC
和接地引脚的最小噪声
和地反弹
描述
该74ALVCH16500是一个高性能的CMOS产品。
该器件是一款18位的通用收发器具有非反相
三态总线在两个兼容输出发送和接收方向。
在每个方向上的数据流是由输出使能控制（OE
AB
和
OE
BA
） ，锁存使能（ LE
AB
和LE
BA
）和时钟（CP
AB
和CP
BA
)
输入。对于A到B的数据流，该设备工作在透明
模式时， LE
AB
为HIGH 。当LE
AB
为低电平时，数据被锁存的话
CP
AB
被保持在一个高或低逻辑电平。如果LE
AB
为低电平时， A-巴士
数据被存储在锁存器/触发器上的高至低的转变
CP
AB
。当OE
AB
为高电平时，输出处于激活状态。当OE
AB
is
低时，输出处于高阻抗状态。
对于B-到的数据流是类似于A到B的，但使用OE
BA
， LE
BA
和CP
BA
。输出使是免费的（ OE
AB
是主动
高，和OE
BA
低有效） 。
为了确保上电或断电高阻抗状态
下来， OE
BA
应该连接到V
CC
通过上拉电阻和
OE
AB
应通过一个下拉电阻连接到GND ;该
电阻的最小值由所确定的
电流吸收/驱动器的电流源的能力。
有源总线保持电路用来容纳未使用的或浮动的数据
输入为有效的逻辑电平。
快速参考数据
GND = 0V ;吨
AMB
= 25°C ;吨
r
= t
f
=为2.5ns
符号
t
PHL
/t
PLH
C
I / O
C
I
C
PD
参数
传播延迟
一，BN到Bn ，安
输入/输出电容
输入电容
每个锁存器的功率耗散电容
dissi通报BULLETIN CA acitance器
V
I
= GND到V
CC1
输出启用
输出禁用
条件
V
CC
= 2.5V ，C
L
= 30pF的
V
CC
= 3.3V ，C
L
= 50pF的
典型
3.1
2.9
8.0
4.0
21
3
单位
ns
pF
pF
pF
F
注意事项：
1. C
PD
被用于确定所述动态功耗（P
D
in
W):
P
D
= C
PD
×
V
CC2
×
f
i
+
S
(C
L
×
V
CC2
×
f
o
）其中：f
i
=以MHz输入频率;
L
=以pF输出负载电容;
f
o
=以MHz输出频率; V
CC
在V =电源电压;
S
(C
L
×
V
CC2
×
f
o
） =产出的总和。
订购信息
套餐
56引脚塑料TSSOP II型
温度范围
-40 ° C至+ 85°C
北美以外的地区
74ALVCH16500 DGG
DWG号
SOT364-1
1998年09月24日
2
8533-2125 20079
飞利浦半导体
产品speci fi cation
18位通用总线收发器（三态）
74ALVCH16500
引脚配置
OE
AB
LE
AB
A0
GND
A1
A2
V
CC
A3
A4
A5
1
2
3
4
5
6
7
8
9
10
56 GND
55 CP
AB
54 A0
53 GND
52 B1
51 B2
50 V
CC
49 B3
48 B4
47 B5
46 GND
45 B6
44 B7
43 B8
42 B9
41 B10
40 B11
39 GND
38 B12
37 B13
36 B14
35 V
CC
34 B15
引脚说明
引脚数
1
2
3, 5, 6, 8, 9,
10, 12, 13, 14,
15, 16, 17, 19,
20, 21, 23, 24,
26
4, 11, 18, 25,
29, 32, 39, 46,
53, 56
7, 22, 35, 50
27
28
30
54, 52, 51, 49,
48, 47, 45, 44,
43, 42, 41, 40,
38, 37, 36, 34,
33, 31
55
符号
OE
AB
LE
AB
名称和功能
输出使能A到B
锁存使能A到B
A0到A17
数据输入/输出
GND
V
CC
OE
BA
LE
BA
CP
BA
地（ 0V ）
正电源电压
输出使能的B-to -A
锁存使能的B-to -A
时钟输入的B-to -A
GND 11
A6 12
A7
13
B0到B17
数据输入/输出
A8 14
A9 15
A10 16
A11
GND
A12
17
18
19
CP
AB
时钟输入A至B
总线保持电路
V
CC
A13 20
A14
V
CC
A15
21
22
23
数据输入
A16 24
GND
A17
OE
BA
25
26
27
33 B16
32 GND
31 B17
30 CP
BA
29 GND
内部电路
LE
BA
28
SW00080
SW00044
1998年09月24日
3
飞利浦半导体
产品speci fi cation
18位通用总线收发器（三态）
74ALVCH16500
逻辑符号
3
5
6
8
9
10
12
13
14
15
16
17
19
20
21
23
24
26
1
2
55
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
OE
AB
LE
AB
CP
AB
B0
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
B15
B16
B17
OE
BA
LE
BA
CP
BA
54
52
51
49
48
47
45
44
43
42
41
40
38
37
36
34
33
31
27
28
30
逻辑符号（ IEEE / IEC ）
OE
AB
CP
AB
LE
AB
1
56
2
EN1
2C3
C3
G2
OE
AB
CP
BA
LE
BA
27
30
28
EN4
5C6
C6
G5
A0
3
3D
4
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
5
6
8
9
10
12
13
14
15
16
17
19
20
21
23
24
26
1
1
1
6D
52
51
49
48
47
45
44
43
42
41
40
38
37
36
34
33
31
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
B15
B16
B17
54
B0
SW00081
SW00082
1998年09月24日
4
飞利浦半导体
产品speci fi cation
18位通用总线收发器（三态）
74ALVCH16500
逻辑图
（ 1节）
OE
AB
CP
BA
LE
BA
CP
AB
LE
AB
OE
BA
C1
C1
Bn
An
1D
1D
C1
C1
1D
18 IDENTICAL渠道
1D
SW00090
功能表
输入
OEAB
L
H
H
H
H
H
H
H
H
LEAB
H
H
H
↓
↓
L
L
L
L
CPAB
X
X
X
X
X
↓
↓
H或L
H或L
An
X
H
L
h
I
h
I
X
X
输出
Bn
Z
H
L
H
L
H
L
H
L
锁存数据& DIS奠定
显示
时钟数据显示&
DIS外行
保存数据显示&
DIS外行
残
透明
经营模式
注意：
A到B的数据流显示; B到甲流相似，但使用OEBA ， LEBA和CPBA 。
H =高电压等级
H =高电压电平的一个建立时间之前，使能或时钟转换
L =低电压等级
我=低电压电平1设定时间之前，使能或时钟转换
NC =无变化
X =无关
Z =高阻抗“关闭”状态
↓
=高到低启用或时钟转换
1998年09月24日
5
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