初步数据表
VERSACLOCK
低功耗时钟发生器
描述
该IDT5P49EE802是一个可编程时钟发生器
适用于低功耗，电池供电的消费类
应用程序。有4个内部锁相环，每个单独
可编程的，允许多达八个differrent输出
频率。从一个单一的生成频率
参考时钟。基准时钟可以来自
一个TCXO或基本模式晶体。另外一个32kHz的
晶体振荡器可用于提供实时时钟或
非关键业绩MHz处理器时钟。
该IDT5P49EE802可以通过使用编程
在我的
2
I2C接口。编程接口使
当它是在正常运行中的设备进行编程
或者什么是俗称的系统内可编程。
一个内部EEPROM允许用户保存和恢复
该装置，而不必重新编程配置
它在上电。
每四个锁相环具有一个8位的参考分频器和一个
11位反馈分频器。这使用户能够生成
四个独特的非整数相关的频率。 PLL环路
带宽是可编程的，以允许用户定制
锁相环响应于该应用程序。例如，用户可以
调整PLL参数，以减少抖动产生或
最大限度地抖动衰减。扩频一代
在锁相环中的一个支持。
扩频代被支撑在所述一个
锁相环。该装置被专门设计用于与工作
显示的应用程序，以确保传播信息
为了减少保持对每个水平同步一致
ROW噪音。它也可以在标准的价差操作
sepctrum模式。
总共有6个8位输出分频器。输出
LVCMOS 。的输出端连接到通过所述锁相环
切换矩阵。开关矩阵允许用户路由
PLL输出到任何输出行。此功能可以用于
简化和优化电路板布局。此外，每个
输出的压摆率和启用/禁用功能，可
编程。
IDT5P49EE802
特点
4个内部锁相环
内部非易失性EEPROM
内部I
2
EEPROM主界面
高速（400kHz ）模式I
2
C串行接口
输入频率
- TCXO ： 10兆赫至40兆赫
- 水晶： 8 MHz至30 MHz的
- RTC晶体： 32.768千赫
输出频率范围： kHz至120 MHz的
每个PLL有一个8位的参考分频器和一个11位的
反馈分压
8位输出分频器块
其中的PLL支持扩频生成
可配置为像素速率，可调节
调制速率和振幅，以支持视频时钟
无可见伪像
I / O标准：
- 输出 - 1.8V / 2.5V / 3.3V的LVTTL / LVCMOS
3个独立可调的VDDO组。
可编程斜率控制
可编程环路带宽设置
可编程的输出反转，以减少抖动双峰
单独的输出使能/禁止
省电/睡眠模式
- 10A最大的省电模式
- 32kHz的时钟输出激活睡眠模式
- 100A最大的休眠模式
1.8V VDD内核电压
采用28引脚的4x4mm QFN封装
-40至+ 85°C工业温度操作
目标应用
Smart Mobile智能手机
个人导航设备（PND）
摄像机
DSC
便携式游戏机
个人媒体播放器
IDT
VERSACLOCK
低功耗时钟发生器
1
IDT5P49EE802 REV C 061810
IDT5P49EE802
VERSACLOCK
低功耗时钟发生器
EEPROM时钟发生器
功能框图
VDD
VDDO1
VDDO2
S
R
C
0
VDDO3
/ D IV 0
UT0
X IN / R ê F
PLLA
XOUT
F小号ê L0
S
R
C
1
S
R
C
2
S
R
C
3
S
R
C
4
/ D IV 1
UT1
F小号ê L1
P L L B（S S）
SDA
SCL
性S E L [ 1 ： 0 ]
/ D IV 2
UT2
0：N卓升
1。·克IC
F小号ê L2
PLLC
/ D IV 3
OUT3
/ D IV 4
UT4
F小号ê L3
PLLD
S
R
C
5
S
R
C
6
/ D IV 5
UT5
3 2 k X IN
32kX O u那样牛逼
UT6A
/ D IV 6
ü T6B
GND
IDT
VERSACLOCK
低功耗时钟发生器
2
IDT5P49EE802 REV C 061810
IDT5P49EE802
VERSACLOCK
低功耗时钟发生器
EEPROM时钟发生器
引脚分配
XIN / REF
OUT6A
XOUT
GND
VDD
SDA
VDD
OUT5
OUT4
OUT3
SEL0
VDDO1
X1_32
X2_32
1
2
3
4
5
6
7
28 27 26 25 24 23 22
21
20
19
18
17
16
8
VDDX
9 10 11 12 13 14
VDDO2
GND
OUT2
VDD
GND
15
OUT6B
SCLK
VDDO3
OUT0
VDD
VDD
OUT1
SEL1
28引脚VFQFPN
（ TOP VIEW ）
引脚说明
引脚名称
OUT5
OUT4
OUT3
SEL0
针＃
1
2
3
4
5
I / O
O
O
O
I
PIN TYPE
可调整的
可调整的
可调整的
LVTTL
动力
引脚说明
可配置的时钟输出5.单端输出电压电平
由任VDDO1 ， VDDO2或VDDO3是寄存器控制。
可配置的时钟输出4.单端输出电压电平
由任VDDO1 ， VDDO2或VDDO3是寄存器控制。
可配置的时钟输出3.单端输出电压电平
由任VDDO1 ， VDDO2或VDDO3是寄存器控制。
配置选择引脚。内部弱上拉下拉电阻。
设备供电。连接到1.8 3.3V 。使用寄存器
设置中，选择输出电压电平OUT0 ， OUT6 。 VDDO1
必须大于或等于两个VDDO2和VDDO3 。
32kHz的CRYSTAL_IN - 参考晶振输入
32kHz的CRYSTAL_OUT - 参考晶体反馈。
晶体振荡器电源。连接到1.8V 。使用过滤
模拟电源（如果可用） 。
连接到地面。
连接到地面。
设备供电。连接到1.8V 。
设备供电。连接到1.8 3.3V 。使用寄存器
设置中，选择输出电压电平OUT0 ， OUT6 。
VDDO1
X132k
X232k
6
7
8
9
10
11
12
I
I
LVTTL
LVTTL
动力
动力
动力
动力
动力
VDDX
GND
GND
VDD
VDDO2
IDT
VERSACLOCK
低功耗时钟发生器
3
IDT5P49EE802 REV C 061810
IDT5P49EE802
VERSACLOCK
低功耗时钟发生器
EEPROM时钟发生器
引脚名称
OUT2
SEL1
OUT1
针＃
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
--
I / O
O
I
O
PIN TYPE
可调整的
LVTTL
可调整的
动力
动力
引脚说明
可配置的时钟输出2单端输出电压电平
由任VDDO1 ， VDDO2或VDDO3是寄存器控制。
配置选择引脚。内部弱上拉下拉电阻。
可配置的时钟输出1单端输出电压电平
由任VDDO1 ， VDDO2或VDDO3是寄存器控制。
设备供电。连接到1.8V 。
设备供电。连接到1.8V 。
可配置的时钟输出0单端输出电压电平
由任VDDO1 ， VDDO2或VDDO3是寄存器控制。
设备供电。连接到1.8 3.3V 。使用寄存器
设置中，选择输出电压电平OUT0 ， OUT6 。
I
2
时钟。
可配置的时钟输出6B 。输出电压电平被控制
通过VDDO1 。
可配置的时钟输出6B 。输出电压电平被控制
通过VDDO1 。
双向I
2
C数据。
设备供电。连接到1.8V 。
设备供电。连接到1.8V 。
连接到地面。
兆赫CRYSTAL_IN - 参考晶振输入或外部
参考时钟输入。
兆赫CRYSTAL_OUT - 参考晶体反馈。
裸露热焊盘应在外部接地。
VDD
VDD
OUT0
O
可调整的
动力
VDDO3
SCLK
OUT6B
OUT6A
SDA
I
O
O
I / O
LVTTL
可调整的
可调整的
LVTTL
动力
动力
动力
VDD
VDD
GND
XIN / REF
XOUT
EP
I
O
LVTTL
LVTTL
注1 ：输出是用户可编程的驱动单端1.8V / 2.5V / 3.3V LVTTL 。奥尔韦完全上电和VDD
VDDX之前申请VDDO电源。始终通电设备变成“主动”配置模式，之前的断言电源
下/休眠模式SEL = 00 。
注2 ：默认配置CLK4 =缓冲MHz参考输出和CLK2 = 32.768kHz的缓冲输出。所有其他
输出关闭。
IDT
VERSACLOCK
低功耗时钟发生器
4
IDT5P49EE802 REV C 061810
IDT5P49EE802
VERSACLOCK
低功耗时钟发生器
EEPROM时钟发生器
PLL功能和说明
8-bit
D
VCO
1-bit
11-bit
A
M
PLL框图
参考分频器
（D ）值
反馈
预分频器
（ XDIV ）
值
1或4的
1
4
1位或8位
DIVIDE
2
1或4的
1
反馈
（M ）值
可编程
扩频
环路带宽生成能力
PLLA
PLLB
PLLC
PLLD
1 - 255
1 - 255
1 - 255
1 - 255
6 - 2047
6 - 2047
6 - 2047
6 - 2047
是的
是的
是的
是的
No
是的
No
No
1.XDIVA或XDIVD = 0 ， A = 1 。 XDIVA或XDIVD = 1 ， A = 4 。
2.XDIVC = 0 ， A = 1 。 XDIVC = 1开启8位预分频倍数， A = FBC2 [ 7 ： 0 ] 。总的反馈鸿沟等于
FBC [10： 0] * FBC2 [7：0 ] 。
晶振输入（ XIN / REF ）
晶体振荡器应该是基本模式石英
晶体;泛音晶体是不适合的。水晶
频率应为并联共振的指定
50最大等效串联谐振。
参考预分频器，参考分频器，
反馈分频器和后分频器
每个PLL集成了一个8位的参考标器和一个
11位的反馈分频器，其允许用户以产生
四个独特的非整数相关的频率。 PLLA和
PLLD每个人都有一个反馈的预分频器提供
额外的乘法kHz参考时钟
应用程序。每个输出分频器支持8位的后分频器。
下列方程支配如何，输出频率为
计算出来的。
晶体负载电容
该器件晶振连接应包括垫
从X1的小电容到地，从X2到地面。
这些电容器用于调节的杂散电容
主板相匹配的要求名义上晶体负载
电容。由于负载电容只能是
在此修整过程中增加时，它保持是非常重要的
杂散电容为最小通过使用非常短的印刷电路板
痕迹（没有通孔）的晶体和器件之间。水晶
电容器必须从每一个引脚X1的连接和
X 2接地。
晶体cpacitors是在器件内部和具有
为8pF的有效值。
F
OUT
= F
IN
*
(
一个* M
)
D
ODIV
（当量2）
其中f
IN
为参考频率，A是反馈
预分频器值， M为反馈分压器值，D是
参考分频器值， ODIV是总的后分频值，
和f
OUT
是所得到的输出频率。程序设计
任何一个分频器可能对输出毛刺。
IDT
VERSACLOCK
低功耗时钟发生器
5
IDT5P49EE802 REV C 061810
QQ：2880707522 复制
