M
设备
24LCS61
24LCS62
ARRAY
SIZE
1K位
2K位
24LCS61/24LCS62
封装类型
软件
写
保护
整个阵列
下半
PDIP
1K / 2K软件寻址的I
2
C
串行EEPROM
产品供应
电压
范围
2.5V-5.5V
2.5V-5.5V
NC
NC
EDS
VSS
1
24LCS61/62
2
3
4
8
7
6
5
VCC
NC
SCL
SDA
特点
低功耗CMOS技术
- 1毫安典型工作电流
- 10
待机电流典型值5.5V
软件寻址允许多达255个设备
在同一总线上
2线串行接口总线，I
2
C兼容
自动总线仲裁
唤醒以控制代码0110
通用输出引脚可用于
使其他的电路
100 kHz和400 kHz的兼容性
多达16个字节页写缓存
最大10 ms的写周期时间字节或页写
千万擦除/写周期保证
8引脚PDIP ， SOIC和TSSOP封装
温度范围内支持：
- 商业（ C） ：
0
°
C至+70
°
C
- 工业级（I ） ：
-40
°
C至+ 85
°
C
SOIC
NC
NC
EDS
VSS
1
2
3
4
8
7
6
5
V
CC
NC
SCL
SDA
24LCS61/62
TSSOP
24LCS61/62
NC
NC
EDS
V
SS
1
2
3
4
8
7
6
5
VCC
NC
SCL
SDA
描述
Microchip Technology Inc.的24LCS61 / 62是一个1K / 2K
位串行EEPROM开发的应用程序
需要在同一总线上的许多设备，但没有
所需的I / O引脚单独寻址每一个。
这些器件包含一个8位地址寄存器，它是
置上电时，最多允许的连接
255个设备在同一总线上。时的处理
分配ID值给每个设备的过程中，该
设备会自动处理总线仲裁，如果更多
不止一个设备运行总线上。此外，一个
对外开漏输出引脚可，可以
用于使能与每个相关联的其他电路
各个系统。低电流设计使它操作
化的典型待机和只工作电流
10
A和分别为1毫安。该装置具有一个页面级
写能力可达16个字节的数据。该装置是
在标准的8引脚PDIP可用， SOIC （ 150万） ，
和TSSOP封装。
I
2
C是飞利浦公司的商标。
框图
EDS
高压发生器
内存
控制
逻辑
I / O
控制
逻辑
XDEC
EEPROM
ARRAY
ID寄存器
编号
SDA ，SCL
VCC
VSS
YDEC
SENSE AMP
R / W控制
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24LCS61/62
1.0
1.1
电动
特征
最大额定值*
表1-1：
名字
V
SS
SDA
SCL
V
CC
NC
EDS
引脚功能表
功能
地
串行数据
串行时钟
+ 2.5V至5.5V电源
无内部连接
外部设备选择输出
V
CC
........................................................................7.0V
所有输入和输出w.r.t. V
SS
......- 0.6V至V
CC
+1.0V
储存温度.......................... -65C至+ 150C
环境温度。应用了电源...... -65C至+ 125C
引线焊接温度（ 10秒） .. + 300℃
所有引脚的ESD保护
..................................... ≥
4千伏
*注意：
强调上述“最大额定值”，可能
对器件造成永久性损坏。这是一个值仅为
该装置的这些或任何其他条件的功能操作
以上这些在本规范的运作上市表明是
不是暗示。暴露在绝对最大额定值条件下，其围
消耗臭氧层物质可能会影响器件的可靠性。
表1-2：
DC特性
V
CC
= + 2.5V至+ 5.5V
商业（ C） ：
工业级（I ） ：
符号
V
IH
V
IL
V
HYS
V
OL
I
LI
I
LO
C
IN
,
C
OUT
I
CC
写
I
CC
读
I
CCS
-10
-10
—
—
—
—
0.05 V
CC
分钟。
0.7 V
CC
.3 V
CC
—
.40
10
10
10
3
1
50
TAMB = 0
°
C至+70
°
C
TAMB = -40
°
C至+ 85
°
C
马克斯。
单位
V
V
V
V
A
A
pF
mA
mA
A
I
OL
= 12 mA时， V
CC
= 4.5V
I
OL
= 8毫安， V
CC
= 2.5V
V
IN
= VSS或VCC
V
OUT
= VSS或VCC
V
CC
= 5.0V （注）
TAMB = 25
°
C，F = 1兆赫
V
CC
= 5.5V
V
CC
= 5.5V ， SCL = 400千赫
V
CC
= 5.5V ， SDA ，SCL = = V
CC
条件
所有参数均适用于试样
除非另有网络编辑的工作范围
指出。
参数
SCL和SDA引脚：
高电平输入电压
低电平输入电压
施密特触发器输入迟滞
低电平输出电压
（ SDA和EDS引脚）
输入漏电流
输出漏电流
引脚电容（所有输入/输出）
工作电流
待机电流
记
：此参数是周期性采样，而不是100 ％测试。
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表1-3：
AC特性
VCC = + 2.5V至5.5V
商业（ C） ：
工业级（I ） ：
TAMB = 0
°
C至+70
°
C
TAMB = -40
°
C至+ 85
°
C
备注
所有参数均适用于特定网络版
操作范围，除非另有说明。
参数
时钟频率
时钟高电平时间
时钟低电平时间
SDA和SCL上升时间
SDA和SCL下降时间
START条件保持时间
启动条件建立时间
数据输入保持时间
数据输入建立时间
停止条件的建立时间
时钟输出有效
总线空闲时间
V
CC
= 2.5V - 5.5V的Vcc = 4.5V - 5.5V
STD模式
快速模式
单位
符号
分钟。
F
CLK
T
高
T
低
T
R
T
F
T
HD
:
STA
T
SU
:
STA
T
HD
:
DAT
T
SU
:
DAT
T
SU
:
申通快递
T
AA
T
BUF
—
4000
4700
—
—
4000
4700
0
250
4000
—
4700
马克斯。
100
—
—
1000
300
—
—
—
—
—
3500
—
分钟。
—
600
1300
—
—
600
600
0
100
600
—
1300
马克斯。
400
—
—
300
300
—
—
—
—
—
900
—
千赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
从V
IL
到V
IH
（注1 ）
从V
IL
到V
IH
（注1 ）
在此之后的第一个科幻
产生时钟脉冲
仅与重复
启动条件
（注2 ）
输出下降时间
（ 0.7 V
CC
以0.3 V
CC
)
输入滤波器尖峰抑制
（ SDA和SCL引脚）
写周期时间
耐力
T
OF
T
SP
T
WC
—
—
—
10M
250
50
10
—
20 +0.1
C
B
—
—
10M
250
50
10
—
ns
ns
（注2 ）
时间总线必须是自由的
新传输之前
可以启动
（注1 ） ，C
B
≤
100 pF的
（注1,3）
MS字节或页模式
25次
°
C，V
CC
= 5.0V ，座
模式（注4 ）
注1 ：
未经100％测试。
B
=在pF的总线上的总电容。
2:
作为发送器，器件必须提供内部最小延迟时间，以弥补理解过程把网络定义区域
（最低300纳秒） SCL的下降沿，以避免产生意外的启动或停止条件。
3:
合并牛逼
SP
和V
HYS
特定网络阳离子是由于施密特触发器输入可以改善噪声
尖峰抑制。这省去了一个TI的特定网络连接的阳离子为标准操作。
4:
该参数没有进行测试，但性能可以保证。对于一个特定的估计耐用
应用程序，请参阅可以在我们的论坛或网站获得的总耐力模式。
图1-1：
总线时序数据
T
F
T
高
T
R
SCL
TSU： STA
T
低
T
HD
:
DAT
T
SU
:
DAT
T
SU
:
申通快递
SDA
IN
T
SP
T
HD
:
STA
T
BUF
T
AA
SDA
OUT
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2.0
2.1
引脚说明
的SDA （串行数据）
3.0
总线特性
以下
总线协议
已经去连接定义：
数据传输，可以只启动，当公交车
不忙。
在数据传输，数据线必须保持
稳定，只要时钟线为高电平。变化
中时，数据线，时钟线为高电平，将
解释为启动或停止条件。
因此，以下总线条件已
德网络定义（图3-1 ） 。
这是用于传输地址的双向销
和数据移入和移出数据的装置。它是一个开放
漏极端子，因此SDA总线需要一个上拉
电阻TO V
CC
（典型值10 kΩ的100千赫， 2千欧的
400千赫） 。
在正常传输数据SDA被允许仅改变
在SCL为低电平。在SCL为高电平变化
保留用于指示START和STOP条件
系统蒸发散。 SDA引脚具有施密特触发器和滤波器电路
其抑制噪声尖峰，以确保正确的设备
即使是在嘈杂的公交车运行
3.1
总线不忙（ A）
数据和时钟线保持高电平。
2.2
SCL （串行时钟）
3.2
启动数据传输（ B）
此输入用于同步从数据传送
和设备。 SCL引脚具有施密特触发器和
其抑制噪声尖峰，以保证滤波器电路
即使是在嘈杂的公交器件正常工作。
前高后SDA线同时从高到低的跳变
时钟（ SCL ）为高电平产生启动条件。所有
命令前面必须有一个起始条件。
3.3
停止数据传输（ C）
2.3
EDS （外部设备选择）
外部设备选择（ EDS ）引脚是一个开漏
这是通过使用在CON组OE位控制的输出
控制字节。它可用于时，使其他的电路
该设备被选中。一个上拉电阻必须加
这个引脚正常工作。该引脚不应该
拉至一个电压高于Vcc的+ 1V以上。看
有关详细信息，第9.0节。
从低到SDA线，而高的转换
时钟（ SCL ）为高电平产生停止条件。所有
操作必须以一个停止条件。
3.4
数据有效（D ）
数据线的状态代表有效数据时，
后一个启动条件，数据线是稳定的
持续时间的时钟信号的高电平期间。
线上的数据必须在LOW改变
周期的时钟信号的。有每一个数据位
时钟脉冲。
每次数据传输开始于一个启动条件
并终止了与停止条件。数
Start和Stop之间传输的数据字节
条件是由主设备来确定，并且
理论上不受限制，尽管只有最后16
做写操作时将被保存。当一个
覆盖确实发生，将取代在第一个连接一个连接的第一个数据
过时。
图3-1：
SCL
(A)
(B)
数据传输序列串行总线上
(D)
(D)
(C)
(A)
SDA
开始
条件
数据或
应答
有效
数据
允许
要改变
停止
条件
DS21226A第4页
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