陈圣杰 丁喆 张安年引言

    随着数字信号处理芯片性价比的不断提高，数字信号处理的应用领域飞速发展，同时pentium高速cpu的出现，要求有极高的数据通量予以支持，而低速的isa总线在解决这些问题方面逐渐无能为力，取而代之的是高速的pci总线。pci总线可将高速外围设备直接挂在cpu总线上，33mhz／32位时数据传输速率可达132mb／s，66mhz／64位时更是性能加倍，打破了数据传输速率的瓶颈，使得cpu的性能得到充分发挥。如果采用美国ti公司生产的高速高性能数字信号处理器dsp取代原来的单片机作为板载cpu，可以充分利用pci总线的优点直接将采集的数据传到微机内存，有效地解决了数据的实时传输和存储问题。

    测控系统的硬件组成

    系统基本硬件结构如图1所示。整个高速测控系统主要由信号调理电路、dsp模块、fifc)存储器、cpld控制电路、pc19054接口芯片等组成。系统采用主从结构，pc机作为上位机，用于完成对系统的控制(如ad转换的开始、dsp复位、中断响应、数据接收与处理等)。dsp作为下位机，用于完成数据的采集与处理、pwm波以及其他外围信号的控制等。

    dsp测控模块介绍

    系统采用的dsp芯片为ti公司的tms320lf2407。电路设计时，利用的dsp内部的16通道a/d转换实现数据采集，dsp与fifo的电路接口电压都为3.3v，可实现无缝连接，dsp的数据总线直接与fifo的数据输入端口相连，dsp与fifo的时钟频率应设为相同。这样，无需插入等待周期，控制信号经cpld直接转换为fifo的读写信号，实现数据的高速存储。

    先进先出存储器

    在dma传输方式下，由于pci9054内部的fifo只有32级深度，实时传送高速数据时，pci9054内部的fifo会很快存满，而dsp内的数据仍会源源不断的传送过来，易造成数据的丢失，因此必须要扩展外部fifo。

    本系统采用i d t公司高速cmos同步fifo芯片idt72v3660，它的容量为4096×36bit；有高达100mhz的读写速度；可以兼容3.3v和5v两种接口电压。该fifo具有标准的"满"(ff#)、"半满"(hf#)、"空"(ef#)等标志。系统可以根据这些标志信号控制对fifo的读写操作。在cpld的逻辑控制下，当wen#有效时，在wclk的每一个上升沿，fifo会把输人数据线上的数据存入内部存储器。当ren#有效且输出允许(oe#有效)时，在rclk的每一个上升沿，fifo会把内部存储器中的数据发送到输出数据总线上(低电平用"#"表示)。

    控制逻辑芯片cpld

    本系统采用altera公司的epm7 128来实现系统的逻辑控制，主要包括dsp控制逻辑、fifo控制逻辑、pci9054接口控制逻辑三个部分，其中，对pc219054的逻辑控制是设计的重点。设计中利用maxplusⅱ软件进行vhdl语言编程、仿真和调试。

    pci9054及外部接口分析

    pci与板载cpu的桥接有两种设计方案，一种是采用fpga，通过软件编程实现硬件功能。另一种是利用专用pci桥接芯片，适合快速开发的场合。

    本系统采用plx公司的pci总线专用接口控制芯片pc19054。它符合pciv2.1和pciv2_2规范；可同时支持3.3v和5v两种信号环境；提供了两个独立的可编程dma控制器；内部有6种可编程fifo，以实现零等待突发传输及局部总线和pci总线之间的异步操作；在pci总线端支持33mhz／32位，传输速率最高可达132mb／s；在局部端可编程实现8／16／32位的数据宽度，支持复用／非复用的32位地址／数据，时钟最高可达50mhz。

    pci9054局部总线可工作在m、j、c三种模式，m模式是专门为motorola公司的 mpc850和mpc860提供直接非复用的接口；j模式地址／数据线复用；c模式与j模式差别不大，但地址／数据线非复用，更符合连接习惯。本设计采用c模式。

    pci9054的数据传输模式可分为主模式、从模式、dma模式。模