静态时序分析在数字集成电路设计中的应用

发布时间:2007/8/20 0:00:00 访问次数:356

文章作者：黎声华邹雪城莫迟

摘要：介绍了静态时序分析在数字集成电路设计中的应用，并以１００Ｍ以太网卡芯片设计为例，具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。

关键词：静态时序分析１００Ｍ以太网卡数字电路约束应用

集成电路自诞生以来，正如莫尔定律所预言的一样，每隔１８个月集成度就翻一番。目前的集成电路设计已经由早期的几十μｍ减小到０．１５μｍ，进入到了深亚微米级。在器件的特征尺寸降到深亚微米级的同时，器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小，而互连线所引起的延迟在整个单元延迟中所占的比例越来越大，因而时序不收敛是深亚微米集成电路设计中最常见的问题。在深亚微米集成电路设计中，传统的分析方法使前端的逻辑设计与后端的物理设计很难保持一致。在逻辑设计中，仿真分析后功能和时序都正确的网表，却由于布线设计后芯片空间和连线的限制，造成互连引线延迟与逻辑设计中使用的模型不一致，使得时序不再满足约束要求，导致逻辑设计和物理设计循环不收敛，从而使设计周期大大加长。因此，传统的分析方法在复杂的ＳＯＣ设计面前，显得无能为力，而成为整个设计流程中的瓶颈。

在这种情形下，静态时序分析应运而生，它不仅可以根据设计规范的要求对设计进行检查，同时还能对设计本身做全面的分析。静态时序分析是相对于动态时序分析而言的。动态时序分析时不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；而静态时序分析，可以方便地显示出全部路径的时序关系，因此逐步成为集成电路设计签字认可的标准。

本文以１００Ｍ以太网卡芯片的设计为基础，以静态时序分析工具ＰｒｉｍｅＴｉｍｅ为参考工具，以Ｖｅｒｉｌｏｇ语言为参考硬件描述语言探讨１００Ｍ以太网卡芯片设计中的静态时序分析流程及其时序问题。

１１００Ｍ以太网卡的结构

１００Ｍ以太网卡是一块高集成度的快速以太网控制器，它支持ＩＥＥＥ８０２．３和８０２．３ｕ协议及ＰＣＩｖ２．２总线接口协议，还支持１０Ｍ／１００Ｍ自适应功能。此芯片包括ＰＣＩ接口模块、两个２ＫＢ的ＦＩＦＯ模块、发送ＤＭＡ控制模块、接收ＤＭＡ控制模块、ＩＥＥＥ８０２．３协议规定的ＭＡＣ模块和１０／１００Ｍ集成物理层（ＰＨＹ）模块。此外，还提供了ＥＥＰＲＯＭ接口和扩展ＢｏｏｔＲＯＭ接口。从整体来看，它是包含数字电路和模拟电路的混合型集成电路芯片。它采用的是０．２５μｍ工艺，四层金属层。图１是该１００Ｍ以太网卡的结构框架图。

２１００Ｍ以太网卡设计的静态时序分析

１００Ｍ以太网卡芯片的时钟关系如图２所示。ｐｍａｐｍｄ是网卡芯片物理层的模拟电路部分，ｄｉｇｉｔａｌ是网卡芯片物理层的数字电路部分，ｃｏｒｅ则是指网卡芯片除物理层之外的部分。纯模拟模块ｐｍａｐｍｄ通过晶振产生五个时钟：ｆ１２５ｍ、ｆ２０ｍ、ｆ５０ｍ、ｔ１００ｒｘｃ、ｔ１０ｒｘｃ提供给ｄｉｇｉｔａｌ；ｄｉｇｉｔａｌ提供ＰＲＸＣ、ＰＴＸＣ、ｃｌｋ＿１０Ｈｚ；ｃｌｋ＿１ｋＨｚ四个时钟给ｃｏｒｅ模块。ｐｃｉ＿ｃｌｋ是外部时钟，通过ＰＣＩＰＡＤ提供给ｄｉｇｉｔａｌ和ｃｏｒｅ；同时，ｐｃｉ＿ｃｌｋ还通过一个ＰＣＩｂｕｆｆｅｒ产生一个与ｐｃｉ＿ｃｌｋ相位不同但频率相同的时钟ＰＡＤＣＬＫ提供给ｃｏｒｅ。

由于该１００Ｍ以太网卡芯片比较复杂，同时还要满足一些特殊的功能需要，所以在该网卡的设计过程中存在许多时序分析问题需要解决。首先，该网卡的大部分ＰＡＤ都是双向的。在有些模块中，外部输入输出接口的时序限制是参照内部时钟进行限定的。其次，为了省电，在该网卡内部设有许多选通时钟ＧａｔｅＣｌｏｃｋ　和内部时钟，多个时钟之间的信号连接会带来相应的麻烦。

图３是１００Ｍ以太网卡静态时序分析流程图。

２．１时钟的定义

在静态时序分析中，时钟的定义是设定限制的最重要的一个步骤，因为静态时序分析本来就是基于时序进行分析的，而绝大多数的时序路径的计算又都是以时钟为基础的。所谓时钟定义是指对于设计中所用到的时钟设定名称、周期、相位、占空比。在Ｐｒｉｍｅｔｉｍｅ中用如下命令来实现：

ｃｒｅａｔｅ＿ｃｌｏｃｋ－ｎａｍｅ ＮＡＭＥ －ｐｅｒｉｏｄ Ｐ －ｗａｖｅ ｒｉｓｉｎｇ＿ｔｉｍｅｆａｌｌｉｎｇ＿ｔｉｍｅ ｏｂｊｅｃｔ＿ｎａｍｅ

由于１００Ｍ以太网卡芯片的门数较多，时钟关系也比较复杂，所以对不同关系的时钟，定义方法也不一样。图４给出三个不同关系的时钟。