摘 要

本文将着力于对EDA发展的海外情况做一概述。首先EDA做了一个简要的介绍，之后谈及了SOC设计存在的一些问题及挑战，而对EDA的发展正是在这个大前提下发展的。

1． EDA概述
EDA（Electronic Design Automation）工程就是以计算机为工作平台，以EDA软件工具为开发环境，以可编程器件为实验载体，以ASIC、SOC芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。EDA工程广义的定义范围包括半导体工艺设计自动化、可编程器件设计自动化、电子系统设计自动化、印刷电路板设计自动化、仿真与测试故障诊断以及形式验证自动化。EDA工程的狭义的定义范围是电子设计自动化，不包含电子生产自动化。随着半导体工艺水平的不断提高，芯片中已经能够集成几百万门电路，一个完整的数字系统集成于一块芯片上（System On a Chip-SOC）已成为可能，而经典的电子设计方法完成这样的设计已十分困难。随着电子技术、计算机硬件、软件的不断发展，计算机应用水平的不断提高，人们已能利用计算机进行电子系统辅助设计，大大提高了设计效率，减轻了设计人员的劳动，缩短了设计周期，提高了设计成功率，减少了设计缺陷。

EDA工具的出现，给电子系统设计带来了革命性的变化。随着INTEL公司Pentium处理器的推出，ALTERA、XILINX等公司几十万门乃至上百万门规模的FPGA的上市，以及大规模的芯片组和高速、高密度印刷电路板的应用，EDA工程在功能仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面都面临着新的巨大的挑战。这些问题实际上也是新一代EDA技术未来发展的趋势。

EDA工程的主要设计对象是超大规模专用集成电路，怎样对一片超大规模集成电路进行功能划分、行为描述、逻辑综合、时序分析、故障测试、形式验证是EDA工程解决的主要问题。EDA工具是一种以计算机为基本工作平台，利用计算机图形学、拓扑逻辑学、计算数学以及人工智能学等多种计算机应用学科的最渐成果而开发出来的一整套软件工具，是一种帮助电子设计工程师从事屯子元件产品和系统设计的综合工具。EDA工程的主要特征是:硬件工具采用工作站和高档微机，软件采用EDA工具，功能包括:原理图输入、硬件描述语言输入、波型输入、仿真设计、可测试设计、逻辑综合、形式验证、时序分析等各个方面。设计方法采用自顶向下的方法，设计工作从高层开始，使用标准化硬件描述语言(VHD或VerilogHD等)描述电路行为，自顶向下跨过各个层次，完成整个电子系统的设计。EDA工程另一特征是肿模块的设计和可重复利用。由于IP的重复利用，引发的IP模块可交流性。电子文件格式转换问题，不同EDA工具的相互兼容问题，都是EDA工程研究的范畴。EDA工程采用高级语言描述，具有系统级仿真和综合能力。它主要采用并行工程和"自顶向下"的设计方法，使开发者从一开始就要考虑到产品生成周期的诸多方面，包括质量、成本、开发时间及用户的需求等。然后从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用VHDL、VHDL、VerilogHDL等硬件描述语言对高层次的系统行为进行描述。在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。近几年，硬件描述语言等设计数据格式的逐步标准化，不同设计风格和应用的要求导致各具特色的邱A工具被集成在同一个工作站上，从而使EDA框架结构日趋标准化。集成设计环境日趋完善。

EDA工具的开发经历了两个大的阶段:物理工具阶段和逻辑工具阶段。物理工具用来完成设计中的实际物理问题，如芯片布局、印刷电路板布线等;逻辑工具是基于网表、布尔逻辑、传输时序等概念。首先由原理图编辑器或硬件描述语言进行设计输入，然后利用EDA系统完成综合、仿真、优化等过程，最后生成物理工具可以接受的网表和VHDL、VerilogHDL的结构化描述。

2．SOC设计存在的问题和面临的挑战
面向SOC的设计方法主要包括三个方面:基于单片集成系统的软硬件协同设计和验证技术、I核生成及复用技术、超深亚微米(UDSM)集成电路的设计理论和技术。基于单片集成系统的软硬件协同设计和验证理论是从一个给定的系统任务和行为需求描述着手，进行有效地系统任务和所需资源的分析，并对系统任务和行为需求进行划分和变换。按照一定法则和规定能自动生成符合系统功能和行为规范要求的硬件和软件架构，并能按照事先的约定进行符合验证。SOC的关键元素的IP核生成及复用技术主要是指构成所要求规格的硬核 (HardCore)、软核(SoftCore)和固核(Firm Core)生成理论和方法及复用技术两个方面。所谓设计复用包含设计文件复用技术和如何生成可被他人复用的设计文件。超深亚微米 (UDSM)集成电路的设计理论和技术是指集成电路设计规格(沟道、线宽等)进入0.1mm以下(即通常所说的纳米级设计)面临的挑战和所涉及的理论与方法等。

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