所有的实际接收器都有输入门电容，接收器的封装引线与返回路径间也可能存在电容，这样就相当于在传输线的末端端接了一个容性负载，如图1所示。系统的响应波形与单纯开路完全不同，因为，电容是一个与时间相关的负载，它的瞬态阻抗随时间变化而变化，时域中电容的阻抗为

　　式中，vc，＝vl表示电容器两端的瞬态电压，c为电容量。

　　图1 容性末端负载的反射

　　如果信号上升速度快于电容充电速度，那么在信号上升沿刚刚到达时电容两端电压将迅速上升，阻抗很小。随着电容不断充电，电容两端的电压变化率缓慢下降，电容阻抗明显增大，时间足够长后，电容充电饱和，就相当于开路。

　　瞬态阻抗决定反射系数，随着电容充电到饱和，反射系数也经历由－1到1的变化，这种变化带来波形的特殊变化情形，如图2和图3所示给出了当末端电容分别为0pf、2pf、5pf、10pf时，仿真得到源端电压vinput及负载电压vl的波形。

　　图2 末端负载电容变化时的源端电压

　　图3 末端负载电容变化时的接收端电压

　　可见，容性负载的存在给接收端信号带来了下冲噪声及上升时间的变长。事实上，就像通过电阻向电容充电，充电过程的10％～90％的上升时间记为

　　其中，zo为传输线特性阻抗。容性负载将给接收端信号的10％～90％的上升时间带来时延。例如，电容为2pf，传输线阻抗为50ω时，时延约为0.2 ns。对于上升时间ins的信号，无足轻重，但对于上升时间0，1 ns的信号，从图3所示中就可以看出它的影响。此外，电容越大，其影响也就越大。

　　除终端电容外，测试焊盘、过孔、拐角、桩线等还会在均匀传输线的中途引入容性加载阻抗，用“hyperlynx”仿真如图4所示的电路得到的结果如图4所示。可以看出，此电容带来的危害有欠冲及振铃，尤其是欠冲，会随着电容的增大变得越来越厉害。

　　图4 均匀传输线的中途引入容性阻抗

　　不管是末端端接电容还是中途的不连续性寄生电容，都将造成欠冲及延长上升沿时间的问题，所以必须控制电路中的容性负载。首先，上述影响是由容性阻抗的负反射造成的，定义在信号上升边沿的瞬时容抗为

　　当信号上升沿到达此电容时，这个并联在信号路径和返回路径之间的容抗会引起负反射。为了尽量减小这种不连续的影响，并联阻抗越大越好，通常要求加载电容的容抗zg远远大于传输线特性阻抗zo，即

　　zc＞＞zo

　　图5 中途容性负载变化时的接收端波形

　　根据经验，定义

　　zc＞5zo

　　也就是说，电路中允许并联跨接的最大电容为

　　可见，随着时钟频率的升高和上升沿的变短，对电路中寄生并联电容的限制越来越大，也给pcb设计和元件选择提出更高的要求。

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