串接到均匀传输线上任何部件都会有一些串联电感。这些电感可能会出现在路径的末端，如器件的封装引线或是串联终端电阻的寄生电感，也可能出现在线路的中途，如参考平面的分割导致信号返回路径上有一小段间隙就会引入一个串联电感，以图1所示的模型来说明感性突变产生的反射。

　　图1 电感性负载的反射分析模型

　　如果末端元件的封装引脚存在一个寄生串联电感l，路径时延为1 ns，电感为2 nh和10 nh时接收端电压波形如图2所示。

　　可见，当引线电感较大时，接收端信号电压会发生严重的振铃，轴向引线电阻的串联寄生电感约为10 nh，如果使用在该系统中会带来严重的问题，而应该改用"smd"元件。

　　如果传输线末端开路，均匀传输线中途意外引入感性阻抗突变，路径时延td1=td1＝0.5 ns，通过仿真可以看出电感值为2nh、5nh和10nh时源端和接收端电压波形如图3所示。

　　图2 末端电感不同时的接收端电压

　　图3 中途引入电感不同时的电压波形

　　在驱动端，1ns左右信号迅速上升超过50％然后又迅速下降，如果在近端有接收器，这种非单调性的波形变化可能会导致误触发。在接收端，信号出现过冲，而且上升沿有一个时延。随着电感的增大，过冲和时延越严重。

　　感性阻抗突变在电路中引起过冲甚至振铃，所以需控制信号回路中的电感量。当信号上升沿经过电感时，其瞬时阻抗为

　　根据经验，需要确保串联感抗低于传输线特性阻抗的⒛％，那么回路中允许串入的最大电感为

　　上面所有的分析只涉及简单的阻抗不连续情况下的反射，在实际系统中，信号从驱动端到远端的网络上可能会遇到各种非故意的阻抗突变，进而发生多次反射，手工计算相当复杂甚至无法完成。幸运的是，现在有很多spice电路仿真器和行为级仿真器可供使用。通过仿真预测阻抗突变对信号的影响，选择合适的设计方案是基于信号完整性pcb设计的一个重要方面。

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