spartan-3、spartan-3e、spartan-3a和spartan-3an器件都提供了高性能的数字时钟管理器(digital cloak manager，dom)，它是基于xilinx的其他系列器件所采用的数字延迟锁相环(delaylocked loop，dll)模块。在时钟的管理与控制方面，dom与dll相比功能更强大，使用更灵活。dcm的功能包括消除时钟的延时、频率的合成及时钟相位的调整等系统方面的需求。

　　由于dom把高性能的时钟直接整合到fpga全局时钟分配网络，因此dcm解决了很多常见的时钟问题。特别是在高频及高性能的应用中，使用dcm可以同时实现以下功能。

　　(1) 无论在fpga内部，还是对外围器件都可以消除时钟偏移和时钟分配的延时，从而提高整个系统的性能。

　　(2) 时钟移相、分频和倍频。

　　(3) 时钟调整确保50％占空比的时钟输出。

　　(4) 单端时钟转换成标准的差分时钟输出。

　　spartan-3器件的dom共由4个功能单元组成，这些单元可以独立或关联操作。其中最底层仍采用成熟的dll模块；其次分别为数字频率合成器(digital frequency synthesizer，dfs)、移相器(phase shifter，ps)和状态指示器(status logic)，如图1所示。dom的输入频率范围对不同平台器件和不同的dll与dfs的组合模式也不一样，spartan-3为1 m～280 mhz；spartan-3e、spartan3a和spartan3an为200 khz～jjj mhz。

　　图1 dom模块结构

　　(1) 数字延迟锁相环(dll)

　　xilinx的fpga器件都采用数字延迟锁相环技术来消除时钟相位的偏移、改变时钟的频率(倍频或分频)及调整时钟输出的相位等，dll主要由可变延迟线、控制逻辑和时钟分配网络构成，其原理如图2所示。

　　图2 dll模块原理

　　时钟分配网络提供处理后的时钟信号(倍频或分频及相移等)输出和时钟反馈控制信号clkfb，控制逻辑抽样输入时钟和输出反馈时钟信号，并根据比较结果调整可变延迟线。通过在输入时钟和反馈时钟之间插入延时，使输入时钟和输出时钟相位对齐。在输入时钟信号上升沿和反馈时钟信号上升沿对齐(相位一致)后，时钟延迟锁相环将被锁定，从而达到控制时钟相位偏移的目的。

　　dll的输出信号和输入信号及控制信号如下。

　　clkin：dll输入时钟信号，通常来自于输入全局缓冲器ibufg或内部全局缓冲器bufg。

　　clkfb：dll的时钟反馈信号，该反馈信号通常由clk0或clk2x输出，并通过bufg相连或通过芯片外部由ibufg环回。

　　clk0：dll输出时钟信号，与clkin输入时钟同相。

　　clk90：dll输出时钟信号，与clkin输入时钟相位相差90°，在高频模式没有输出。

　　clk180：dll输出时钟信号，与clkin输入时钟相位相差180°。

　　clk270：dll输出时钟信号，与clkin输入时钟相位相差270°，在高频模式没有输出。

　　clk2x：dll输出时钟信号，即clkin输入时钟频率的2倍频时钟信号。

　　clkdv：dll输出时钟信号，即clkin输入时钟的分频时钟信号。dll支持的分频

　　系数为：1，5、2、2．5、3、3．5、4、4，5、5、5，5、6、6，5、7、7．5、8、9、10、11、12、13、14、15和16。

　　locked：dll状态信号，当该信号为高电平时，表示dll已锁定输入时钟信号。

　　rst：dll复位控制信号，控制dll的初始化。不用时可以接地，dll利用器件上电来复位。

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