接收器模块框图如图1所示，rx引脚串行接收数据，每个时钟移一位到一个3位的移位寄存器rxin中。当rxin的最低位检测到一个边沿(逻辑1)时，则使能一个计数器。这个计数器计数到大约位周期的3/4时采样一个数据(理想状况为计数到位周期的1/2时采样数据)，并将此数据移入36位的数据寄存器shift_data中。如果有连续的数据流，则计数器继续计数到位周期的3/4，并再次采样数据。如果有边沿被再次检测到，则会复位计数器。执行新一轮移位操作，这样可以将数据错误率降到最小。一旦后同步信号被检测到(36位计数器的高12位)，则当前数据会被存储在reg1到reg4中(4次重复接收到的数据)。如果有两次数据相同，则此数据会被rx_symbolize模块符号化以供lcd显示。lcdcom控制lcd显示，control由接收模块控制使町模块处于接收模式，sys_clk_h和sys_rst_l分别为系统时钟及复位信号。

　　如图1 接收器模块框图

　　如图2所示为边界检测示意，一旦检测到边界，就会使能一个计数器用来控制采样并存储采样到的数据。计数器的大小与用于采样输入数据的计数值是由系统时钟及串行数据波特率决定的。rf模块允许的波特率为2.4～19.2 kb/s。此系统中的cpld输入时钟频率为32.768khz，这样2.4kb/s波特率用一个5位的计数器就可以实现(具体应用请参考vhdl源代码)。如果设计者希望用其他波特率，则必须修改计数器的值。

　　如图2 接收器边界检测示意

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