在主模式中，此进程产生i2c总线的sol和sda。sol为100 khz，由系统时钟1.832 mhz及分频计数器cnt_100khz决定。在不同的设计中，系统时钟可能不一样。为了满足i2c时序要求，需要重新计算cnt_100khz值，并正确设置start_hold和data_hold参数。

　　在主模式中，产生sol和sda的状态机如图所示。
　　
　　在发送模式中，sda信号线输出的信号为start及stop状态，或数据寄存器mbdr中的数据。

　　在idle状态，scl和sda均为三态，允许主设备控制总线。一旦有start请求，且cpld i2c在主模块式，总线空闲，则状态机会转入start状态。

　　在start状态，scl为高，sda输出低电平，产生start。系统时钟计数器scl_cnt开始计数，总线保持start状态直到start_hold满足，进入scl_low_edge状态。

　　在scl_low状态，产生scl下降沿，并复位clk_cnt。在下一个时钟沿，系统进入scl_low状态，并保持此状态直到clk_cnt=low_cnt。如果有rep_start发生则sda变为高；如果有gen_stop,则sda变为低。
当clk_cnt=low_cnt,即scl低电平满足如下两个条件，状态进入idle；否则进入scl_hi_edge。
　　(1)总线仲裁失败。
　　(2)字节传输守华，即bit_cnt>7。
　　在scl_hi_edge状态，产生一个scl上升沿。
　　在scl_hi状态，系统时钊训数器进行计数．sda保持高电平直刭clk_cnt=high_cnt，进入scl_low_edge状态。如果在此过程中出现start/stop条件，状态机将会在sol高电平持续半周期时进入start或stop wait状态。

　　stop_wait状态被用来确保在stop条件之后满足保持时间。

　　如图 scl、sda、start和stop发生逻辑状态机

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