高速汇流排提高电源设计难度

　　随着许多高速处理器、大容量硬碟和磁碟阵列、显示卡、乙太网路和光纤资料通信、以及存储器阵列等设备的通信速度不断加快，使用更快速的汇流排介面来符合其应用需求成为必要。

　　现代半导体技术能制造出比以前更快的逻辑电路，但仅靠提高逻辑电路速度并不足以加快汇流排速度。汇流排架构工程师必须处理汇流排电容、因为信号线长度不同所造成的信号歪斜现象、难以预测的汇流排负载变化、以及系统零组件的误差。汇流排速度越快，电压就必须越精确。而这些问题都与俗称为ｉ／ｏ电源或ｖｉｏ．的汇流排收发器电源供应习习相关，因此现代汇流排必须小心设计其电源才能有效发挥最大效能。

　　新旧ｐｃｉ可相容

　　回溯相容性是ｐｃｉ汇流排的最大优势。ｐｃｉ特别工作小组已发展出一套方法让ｐｃｉ扩充槽能同时支援新型与旧规格的ｐｃｉ电路板。早期的ｐｃｉ电路板和ｐｃｉ－ｘ　１．０（又称为ｍｏｄｅ－１）电路板都使用３．３ｖ　ｖｉｏ，而ｐｃｉ－ｘ　２．０　２６６ｍｈｚ和５３３ｍｈｚ（又称为ｍｏｄｅ－２）电路板使用的则是１．５ｖ　ｖｉｏ电压。误用３．３ｖ电源的ｍｏｄｅ－２电路板会发生故障；而误用１．５ｖ电源的旧规格或ｍｏｄｅ－１电路板，则可能会没有足够的电压在汇流排产生逻辑　“１”　信号。

　　原始的ｐｃｉ标准是以不同的接脚边缘外形让５ｖ和３．３ｖ电路板共存，但这种做法无法提供回溯相容性。ｐｃｉ－ｘ　２．０则是借用现代高效能微处理器技术，也就是透过逻辑电路来选择电压（ｌｏｇｉｃ－ｓｅｌｅｃｔａｂｌｅ　ｖｏｌｔａｇｅ）来解决此问题。

　　ｐｃｉ电路板连接座上有个称为ｐｃｉｘｃａｐ的ｐｃｉ－ｘ相容性接脚，ｐｃｉ系统会利用系统电路板上的模拟数字转换器测量ｐｃｉｘｃａｐ的电压值以决定ｐｃｉ电路板速度。传统ｐｃｉ电路板会将ｐｃｉｘｃａｐ接地，使扩充槽控制器将汇流排速度限制在３３ｍｈｚ。ｐｃｉ－ｘ　６６ｍｈｚ电路板会在ｐｃｉｘｃａｐ接脚加上１０ｋω下拉电阻，让ｐｃｉ－ｘ以６６ｍｈｚ速度操作；ｐｃｉ－ｘ　１３３ｍｈｚ电路板则会让ｐｃｉｘｃａｐ处于浮动状态，以启动１３３ｍｈｚ操作模式。

　　这种技术还能根据ｐｃｉｘｃａｐ共用接脚电压来设定整个汇流排。比方说，只要有一张ｐｃｉ电路板将ｐｃｉｘｃａｐ接地，整个汇流排就会使用３３ｍｈｚ；ｐｃｉｘｃａｐ接脚若处于浮动高电位，就表示所有ｐｃｉ电路板皆为ｐｃｉ－ｘ　１３３ｍｈｚ，使汇流排进入１３３ｍｈｚ操作模式。若有部份电路板在ｐｃｉｘｃａｐ加上１０ｋω下拉电阻，ｐｃｉｘｃａｐ接脚电压就会低于浮动状态的高电压，但仍高于接地电压，此时汇流排会在ｐｃｉ－ｘ　６６ｍｈｚ速率下操作。

　　ｐｃｉ－ｘ　２．０定义两种新的下拉电阻值：ｐｃｉ－ｘ　２６６ｍｈｚ的３．１６ｋω以及ｐｃｉ－ｘ　５３３ｍｈｚ的１．０２ｋω，来进一步扩大此技术，使操作速度增加为五种。系统可以根据ｐｃｉｘｃａｐ模拟数字转换器所提供的资讯来设定汇流排速度与ｖｉｏ电压。

　　工程师还需解决许多其他问题才能完成６４位元２６６ｍｈｚ扩充槽实作。桥接技术速度虽然已能让一个桥接器支援６个３２位元的６６ｍｈｚ　ｐｃｉ扩充槽，但目前仍只能处理２个６４位元的１３３ｍｈｚ　ｐｃｉ－ｘ　１．０汇流排扩充槽；２６６ｍｈｚ以上的ｐｃｉ汇流排更要将桥接器直接连线至扩充槽，才能满足两者之间的超高资料速率要求。

　　ｐｃｉ　ｖｉｏ规格

　　使用３．３ｖ或５ｖ　ｉ／ｏ电源和较慢的资料速率时，就算电源供应电压略有变动，ｐｃｉ系统所输出的低电位和高电位电压仍能达到ｔｔｌ规格要求。但如果ｖｉｏ降到１．５ｖ，资料速率又增加至２６６ｍｈｚ以上，信号振幅范围将大幅缩小，信号稳定时间则相对变得更重要。

　　ｐｃｉ规格对于不同的ｖｉｏ电压要求如下：

　　ｐｃｉ－ｘ　ｍｏｄｅ　１要求扩充槽和桥接器的３．３ｖ　ｖｉｏ电压相差不能超过±１００ｍｖ；这就表示桥接晶片的ｖｉｏ电压必须在扩充槽ｖｉｏ电压的１００ｍｖ范围内，以便忍受电流感测电阻、独立的电源切换ｆｅｔ开关电晶体、和信号线的可能电压降。但若ｖｉｏ电压为１．５ｖ，扩充槽与桥接器的电压就不能相差超过±１５ｍｖ；此时唯有让它们使用同一组电源，并以又短又粗的导线将其电源接点连接在一起，才能确保扩充槽与桥接器的电压相差在要求范围内。

　　针对ｖｉｏ电压的要求也带来了许多新限制。举例来说，桥接晶片必须能开启和关闭ｖｉｏ电压，以及选择电压值在３．３ｖ与１．５ｖ之间。电源供应选择开关在提供电源给扩充槽负载（最高１．５ａ）和桥接晶片负载时（最高１．５ａ以上，视桥接晶片而定），其电压降不能超过±７５ｍ