在系统编程（ｉｓｐ）器件是在２０世纪９０年代出现的最先进的可编程器件，它无须编程，可通过ｐｃ机经下载电缆直接对安装在用户目标版上的ｉｓｐ器件重复编程，实现系统重构，它给电子产品的设计和产生带来了革命性的变化。

　　ｉｓｐ　ｓｙｎａｒｉｏ　ｓｙｓｔｅｍ是ｌａｔｔｉｃｅ半导体公司的ｉｓｐｌｓｉ系列器件的开发软件，软件内除了基本逻辑器件库外，还有一个较为完善的宏（ｍａｃｒｏ）器件库，每一个宏器件是一组预先编好存放在库中的逻辑方程，它代表一个逻辑模块，设计时可作为逻辑器件调用。充分利用宏器件可以使逻辑设计大大简化。

　　在进行复杂逻辑系统设计时，可以将整个系统划分为若干模块，而每个模块还可划分为若干子模块，设计时可由底层模块开始向上逐级设计、调试（或仿真），最后进行顶层组装调试。逻辑系统中的子模块可以直接用ａｂｅｌ－ｈｄｌ语言编辑，也可直接由电路图编辑而成。以下简要介绍利用ｉｓｐｌｓｉ１０３２ｅ器件构成的数字钟控系统。

　　１　数字钟控系统的基本结构

　　数字钟控系统结构框图如图１所示，数字钟部分由秒、分、时计数电路，上、下午（ａ／ｐ）转换电路，译码显示电路以及校时电路等组成。七只ｌｅｄ数码管分别显示上、下午和时、分、秒。钟控部分由二—十进制译电路，时间选择矩阵电路，定时电路以及发声电路等组成。脉冲信号发生器提供秒脉冲和发声高频振荡源。整个系统除了系统控制开关、脉冲信号发生器、发声电路以及ｌｅｄ数码管外，其余部分（如虚线框内所示）全部在一片ｉｓｐｌｓｉ１０３２ｅ内实现。

　　图１　数字钟控系统结构框图

　　２　数字钟在ｉｓｐｌｓｉ１０３２ｅ内的实现

　　数字钟内核心部分是时、分、秒计数器，选用宏器件中的两位十进制递增计数器ｃｄｕ３８分别构成时、分、秒计数器。ｃｄｕ３８是一个由ａｂｅ－ｈｄｌ语言编辑的两位十进制递增计数器，其逻辑符号及功能表如图２所示。输出端：ｑ７￣ｑ０以８４２１ｂｃｄ码形式输出两位十进制数，ｃａｏ为进位输出端。输入端：ｃｌｋ为脉冲输入端（上跳沿触发），ｃｄ为清零端，ｃａｉ为进位输入（计数容许）端，ｅｎ为选片使能端，ｌｄ为同步置数控制端，ｄ７￣ｄ０为置数输入端。可以通过“反馈置数”方式利用宏器件ｃｄｕ３８组成１００以内的任意进制计数器。

　　图２　宏器件ｃｄｕ３８的逻辑符号（ａ）和功能表（ｂ）

　　２．１　秒计数模块

　　秒计数器为一６０进制递增计数器，将ｃｄｕ３８的输出端ｑ６、ｑ４、ｑ３、ｑ０通过与门２控制置数控制端ｌｄ，因为置数输入端ｄ７￣ｄ０全部接“地”，所以当计数器从０计数至５９时，ｌｄ端为高电平，为置数做好准备。同时进位输出ｃａｏ（取自ｌｄ端）也为高电平，可用做高位计数器的级连信号。当第６０个脉冲到来时，计数器置零，实现６０进制计数。秒计数器子电路如图３所示，图中输出端ｑ７￣ｑ０采用总线表示方式，其模块符号见图８数字钟模块中ｉ－８。

　　图３　秒计数器子电路

　　２．２　分计数模块

　　分计数器子电路如图４所示，其模块符号见图８数字钟模块中ｉ－７。分计数器也是一个６０进制递增计数器，其构成思路与秒计数器相同，不再赘述。在分计数子电路中为ｃｄｕ３８输出端配接了两个输出高电平有效的ｂｃｄ７段显示译码子模块（ｔｔｌ４７ｇｂ），可直接驱动７段显示ｌｅｄ数码管。输出高电平有效的ｂｃｄ７段显示译码子模块符号与用ａｂｅｌ—ｈｄｌ语言编写的子程序如图５所示。

　　图４　分计数器子电路

　　图５　ｂｃｄ７段显示译码电路模块符号与子程序

　　２．３　时计数模块

　　时计数器子电路如图６所示，其模块符号见图８数字钟模块中ｉ－５。时计数器也是利用ｃｄｕ３８通过“反馈置数”方式构成。采用１２小时计时制，ｑ４、ｑ１经与门ｉ１９和ｉ１１接止ｌｄ端，计数之间采用同步级连方式，当ｑ４和ｑ１为“１”且进位输入端ｃａｉ（接分计数器进位输出ｃａｏ）为高电平，此时对应时间为１２时５９分５９秒，这时ｃｄｕ３８的ｌｄ端为高电平，而ｄ７￣ｄ１接“地”，ｄ０接高电平，因此在下一个秒脉冲到来之时，时计数器数值为０１（分、秒计数器均为００），实现１２进制计数。

　　在系统编程（ｉｓｐ）器件是在２０世纪９０年代出现的最先进的可编程器件，它无须编程，可通过ｐｃ机经下载电缆直接对安装在用户目标版上的ｉｓｐ器件重复编程，实现系统重构，它给电子产品的设计和产生带来了革命性的变化。

　　ｉｓｐ　ｓｙｎａｒｉｏ　ｓｙｓｔｅｍ是ｌａｔｔｉｃｅ半导体公司的ｉｓｐｌｓｉ系列器件的开发软件，软件内除了基本逻辑器件库外，还有一个较为完善的宏（ｍａｃｒｏ）器件库，每一个宏器件是一组预先编好存放在库中的逻辑方程，它代表一个逻辑模块，设计时可作为逻辑器件调用。充分利用宏器件可以使逻辑设计大大简化。

　　在进行复杂逻辑系统设计时，可以将整个系统划分为若干模块，而每个模块还可划分为若干子模块，设计时可由底层模块开始向上逐级设计、调试（或仿真），最后进行顶层组装调试。逻辑系统中的子模块可以直接用ａｂｅｌ－ｈｄｌ语言编辑，也可直接由电路图编辑而成。以下简要介绍利用ｉｓｐｌｓｉ１０３２ｅ器件构成的数字钟控系统。

　　１　数字钟控系统的基本结构

　　数字钟控系统结构框图如图１所示，数字钟部分由秒、分、时计数电路，上、下午（ａ／ｐ）转换电路，译码显示电路以及校时电路等组成。七只ｌｅｄ数码管分别显示上、下午和时、分、秒。钟控部分由二—十进制译电路，时间选择矩阵电路，定时电路以及发声电路等组成。脉冲信号发生器提供秒脉冲和发声高频振荡源。整个系统除了系统控制开关、脉冲信号发生器、发声电路以及ｌｅｄ数码管外，其余部分（如虚线框内所示）全部在一片ｉｓｐｌｓｉ１０３２ｅ内实现。

　　图１　数字钟控系统结构框图

　　２　数字钟在ｉｓｐｌｓｉ１０３２ｅ内的实现

　　数字钟内核心部分是时、分、秒计数器，选用宏器件中的两位十进制递增计数器ｃｄｕ３８分别构成时、分、秒计数器。ｃｄｕ３８是一个由ａｂｅ－ｈｄｌ语言编辑的两位十进制递增计数器，其逻辑符号及功能表如图２所示。输出端：ｑ７￣ｑ０以８４２１ｂｃｄ码形式输出两位十进制数，ｃａｏ为进位输出端。输入端：ｃｌｋ为脉冲输入端（上跳沿触发），ｃｄ为清零端，ｃａｉ为进位输入（计数容许）端，ｅｎ为选片使能端，ｌｄ为同步置数控制端，ｄ７￣ｄ０为置数输入端。可以通过“反馈置数”方式利用宏器件ｃｄｕ３８组成１００以内的任意进制计数器。

　　图２　宏器件ｃｄｕ３８的逻辑符号（ａ）和功能表（ｂ）

　　２．１　秒计数模块

　　秒计数器为一６０进制递增计数器，将ｃｄｕ３８的输出端ｑ６、ｑ４、ｑ３、ｑ０通过与门２控制置数控制端ｌｄ，因为置数输入端ｄ７￣ｄ０全部接“地”，所以当计数器从０计数至５９时，ｌｄ端为高电平，为置数做好准备。同时进位输出ｃａｏ（取自ｌｄ端）也为高电平，可用做高位计数器的级连信号。当第６０个脉冲到来时，计数器置零，实现６０进制计数。秒计数器子电路如图３所示，图中输出端ｑ７￣ｑ０采用总线表示方式，其模块符号见图８数字钟模块中ｉ－８。

　　图３　秒计数器子电路

　　２．２　分计数模块

　　分计数器子电路如图４所示，其模块符号见图８数字钟模块中ｉ－７。分计数器也是一个６０进制递增计数器，其构成思路与秒计数器相同，不再赘述。在分计数子电路中为ｃｄｕ３８输出端配接了两个输出高电平有效的ｂｃｄ７段显示译码子模块（ｔｔｌ４７ｇｂ），可直接驱动７段显示ｌｅｄ数码管。输出高电平有效的ｂｃｄ７段显示译码子模块符号与用ａｂｅｌ—ｈｄｌ语言编写的子程序如图５所示。

　　图４　分计数器子电路

　　图５　ｂｃｄ７段显示译码电路模块符号与子程序

　　２．３　时计数模块

　　时计数器子电路如图６所示，其模块符号见图８数字钟模块中ｉ－５。时计数器也是利用ｃｄｕ３８通过“反馈置数”方式构成。采用１２小时计时制，ｑ４、ｑ１经与门ｉ１９和ｉ１１接止ｌｄ端，计数之间采用同步级连方式，当ｑ４和ｑ１为“１”且进位输入端ｃａｉ（接分计数器进位输出ｃａｏ）为高电平，此时对应时间为１２时５９分５９秒，这时ｃｄｕ３８的ｌｄ端为高电平，而ｄ７￣ｄ１接“地”，ｄ０接高电平，因此在下一个秒脉冲到来之时，时计数器数值为０１（分、秒计数器均为００），实现１２进制计数。