本文探讨的重点是pcb设计人员利用ip，并进一步采用拓扑规划和布线工具来支持ip，快速完成整个pcb设计。从图1可以看出，设计工程师的职责是通过布局少量必要元件、并在这些元件之间规划关键互连路径来获取ip。一旦获取到了ip，就可将这些ip信息提供给pcb设计人员，由他们完成剩余的设计。

　　图1：设计工程师获取ip，pcb设计人员进一步采用拓扑规划和布线工具支持ip，快速完成整个pcb设计。

　　现在无需再通过设计工程师和pcb设计人员之间的交互和反复过程来获取正确的设计意图，设计工程师已经获取这些信息，并且结果相当精确，这对pcb设计人员来说帮助很大。在很多设计中，设计工程师和pcb设计人员要进行交互式布局和布线，这会消耗双方许多宝贵的时间。从以往的经历来看交互操作是必要的，但很耗时间，且效率低下。设计工程师提供的最初规划可能只是一个手工绘图，没有适当比例的元件、总线宽度或引脚输出提示。

　　随着pcb设计人员参与到设计中来，虽然采用拓扑规划技术的工程师可以获取某些元件的布局和互连，不过，这个设计可能还需要布局其它元件、获取其它io及总线结构和所有互连才能完成。

　　pcb设计人员需要采用拓扑规划，并与经过布局的和尚未布局的元件进行交互，这样做可以形成最佳的布局和交互规划，从而提高pcb设计效率。

　　随着关键区域和高密区域布局完成及拓扑规划被获取，布局可能先于最终拓扑规划完成。因此，一些拓扑路径可能必须与现有布局一起工作。虽然它们的优先级较低，但仍需要进行连接。因而一部分规划围绕布局后的元件产生了。此外，这一级规划可能需要更多细节来为其它信号提供必要的优先级。

　　详细的拓扑规划

　　图2所示的就是元件完成布局后的详细规划。这条总线共有17位，它们有组织得相当好的信号流。

　　图2：这些总线的网络线是采用更高优先级的拓扑规划和布局的结果。

　　为了规划这条总线，pcb设计人员需要考虑现有的一些障碍、各层设计规则和其它重要约束条件。在了解了这些条件后，他们为这条总线规划出了如图3所示的拓扑路径。

　　图3：规划好的总线。

　　在图3中，细节“1”对“红色”顶层的元件管脚做了规划，用于从元件引脚引出，并连接到细节“2”处的拓扑路径。这部分用的未封装区域，并且仅把第一层确定为可布线层。从设计角度看这样做似乎是很显而易见的，而且布线算法将使用顶层连接到红色的拓扑路径。不过，在对这根特殊总线自动布线前一些障碍物可能向算法提供其它层布线的选项。

　　随着总线在第一层上被组织成紧密线迹后，设计人员开始在细节“3”处规划到第3层的转换部分，并考虑总线在整个pcb上的行进距离。注意，第3层上的这条拓扑路径要比顶层宽，因为考虑到了要适应阻抗需要额外的空间。另外，设计还为层转换规定了确切位置（17个过孔）。

　　当拓扑路径沿着图3中间靠右部分走到细节“4”处时，需要从拓扑路径连接和各个元件引脚处引出许多单比特t型交接点。pcb设计人员的选择是保持大多数连接流在第3层上，并穿透到其它层用于连接元件引脚。因此他们画了一个拓扑区用于指示从主线束到第4层(粉色)的连接，并使这些单比特t型接点连到第2层，然后使用其它过孔连接到器件引脚。

　　拓扑路径在第3层上继续行进到细节“5”以连接有源器件。这些连接再从有源引脚连接到有源器件下面的下拉电阻。设计人员使用另外一个拓扑区规范从第3层到第1层的连接，那里的元件引脚分属于有源器件和下拉电阻。

　　这一等级的详细规划只用了约30秒时间就完成了。一旦这个规划被获取后，pcb设计人员可能想立即布线或创建进一步的拓扑规划，然后用自动布线完成所有的拓扑规划。从规划完成到自动布线结果出来不到10秒。其实这个速度并不重要，事实上如果忽略设计人员意图、自动布线质量很糟糕的话，这完全是在浪费时间。下面一些图给出了自动布线的结果。

　　拓扑布线(topology routing)

　　从左上角开始，从元件引脚出来的所有连线都遵从设计人员表达的意图而位于第1层上，并压缩成紧密的总线结构，如图4中的细节“1”和“2”。 第1层和第3层之间的转换发生在细节“3”处，并采用了很占用空间的过孔形式。需要重申的是，这里考虑了阻抗因素，因此走线更宽，间距更大，如实际宽度路径所表示的那样。

　　图4：用细节1、3拓扑布线的结果。

　　如图5中的细节“4”所示那样，由于需要使用过孔适应单比特t型交接点，拓扑路径变大了。这里规划