引言

　　就像兔子诱惑狗赛跑一样，兔子必须要比狗跑的快，要求最严格的数据采集系统的性能自然要高于民用模数转换器(adc)。这些极严格的要求推动ic制造商及其用户的发展，出现许多满足高端数据采集系统需求的“增强性能”的创新方法。

　　其中一种方法是通过采用多通道adc填充转换器的“时隙”来大幅度增加采样速率、降低噪声或扩展动态范围。随着给定带宽和分辨率下的单个adc的成本、尺寸和功耗的降低，并且随着多个转换器（通常封装在一起）的应用越来越多，该方法变得越来越切实可行。

　　本文将讨论两种多通道方法：信号平均--保证采样速率不变，增加分辨率；时间交织——保证分辨率不变，提高采样速率。采用这两种方法的产品已经诞生，例如adi公司的ad10678(16 bit，80 msps adc)和ad12500(12 bit，500 msps adc)。

　　信号平均

　　信噪比（snr，以 db为单位），是成像和雷达等应用中的关键性能指标。这些系统中使用的adc可能会受到许多外部噪声源的影响，包括时钟噪声、电源噪声和布线引入的耦合数字噪声。只要不相关噪声源的平方和的平方根（rss）小于adc固有量化噪声，输出平均就会有效地降低总体本底噪声。

　　那些需要较高snr的系统通常使用数字后处理器将多个adc通道的输出加和。信号直接相加，而来自单独adc（假设不相关）的噪声采用rss加和，因此输出加和提高了总体snr。四个adc输出的加和会提高6 db snr，即1 lsb。ad6645 14 bit 80 msps adc规定有效位数（enob）为12。图1示出四个ad6645的输出加和增加了2 bit分辨率和1 bit性能。

　　每个adc的输入包含一个信号项（vs）和一个噪声项（vn）。对四个噪声电压求和得到的总电压vt等于四个信号电压的线性和加上四个噪声电压的rss值，即：

　　由于vs1=vs2=vs3=vs4，等效于信号被放大了四倍，而adc的噪声（rms值）只放大了两倍，从而使信噪比增大两倍，即增加6.02 db。因此，四路信号求和所获得的6.02 db增量(∆snr)使有效分辨率提升了1bit。因为snr(db)=6.02n+1.76，n为位数，所以，

　　表1 中示出了多个adc输出加和所获得的snr增量。从简单性考虑，四个adc加和是显然的选择。某些重要应用也会考虑更多的adc加和，但应取决于其它系统指标要求（包括成本）和可提供的印制电路板（pcb）尺寸。

　　14 bit adc理想的snr为(6.02 × 14) + 1.76 = 86.04 db。然而，ad6645的技术资料中提供的snr的典型值仅为74 db，所以其enob仅为12 bit。

　　因此，四路转换器输出求和可以补偿额外的1 bit分辨率，加上原来系统级enob可到达13 bit(80 db) 。

　　当然，这样的系统需要付出一些设计努力，以及一些系统原型设计、鉴定和测试开发的代价。但是，ad10678集成了4个ad6645，一个时钟分配系统，以及一个已配置好的复杂可编程逻辑器件(cpld)以提供高速加法运算。现在可提供的ad10678以低成本和占用2.2 × 2.8英寸pcb面积的封装，通过测试完全达到规定技术指标。图2所示的快速傅立叶变换（fft）结果证明了adc的优良性能，在80 msps时钟和10 mhz模拟输入条件下能够提供80.22 db snr。

　　除了提高snr，这种体系结构还提高了dc精度。四个adc的失调和增益误差是不相关的，因此采用降低噪声一样的方法来降低系统失调和增益误差。但是在线性误差方面上没有改善，实际上无杂散动态范围(sfdr)取决于最差的adc。

　　但是这种方案需要占用较大的pcb面积和4倍的功耗，但与以4倍采样速率工作的单adc的输出平均方案相比，采用这种方法仍然具有优势。尽管以提高采样速率增加采样点数也会降低输入信号中的常模噪声。随着制造工艺的改进，新的设计使adc的内核功耗进一步降低；另外可提供的4通道和8通道adc的出现使多adc系统更容易实现，并且减小了封装尺寸。例如，ad9259 4 通道14 bit, 50 msps adc采用 48引线lfcsp (7 mm × 7 mm) 封装，其每通道功耗仅为100 mw。

　　虽然用提高输入电压的标准化做法来提高规定的snr是可行的，但这会增加驱动放大器的设计压力，并且由于信号和噪声一起被放大，所以会降低系统snr。加和体系结构的另一个微妙