在传统的设计方法中，当设计工程师设计一个新的硬件、一个新的数字电路或一个数字逻辑
系统时，他或许在cae 工作站上做设计，为了能在cae工作站做设计，设计者必须为设计画一张
线路图，通常地，线路图是由表示信号的线和表示基本设计单元的符号连在一起组成线路图，符
号取自设计者用于构造线路图的零件库。若设计者是用标准逻辑器件（如74系列等）做板极设计
线路图，那么在线路图中，符号取自标准逻辑零件符号库；若设计是进行asic设计，则这些符号
取自asic库的可用的专用宏单元。这就是传统的原理图设计方法。

对线路图的逻辑优化，设计者或许利用一些eda工具或者人工地进行逻辑的布尔函数逻辑优
化。为了能够对设计进行验证，设计者必须通过搭个硬件平台（如电路板），对设计进行验证。

随着电子设计技术的飞速发展，设计的集成度、复杂度越来越高，传统的设计方法已满足不
了设计的要求，因此要求能够借助当今先进的eda工具，使用一种描述语言，对数字电路和数字
逻辑系统能够进行形式化的描述，这就是硬件描述语言。

硬件描述语言hdl（hardware description language ）是一种用形式化方法来描述数字电路和
数字逻辑系统的语言。数字逻辑电路设计者可利用这种语言来描述自己的设计思想，然后利用
eda工具进行仿真，再自动综合到门级电路，最后用asic或fpga实现其功能。举个例子，在传统
的设计方法中，对2输入的与门，我们可能需到标准器件库中调个74系列的器件出来，但在硬件描
述语言中，“& ”就是一个与门的形式描述，“c = a & b”就是一个2输入与门的描述。而“and

”就是一个与门器件。
硬件描述语言发展至今已有二十多年历史，当今业界的标准中（ieee标准）主要有vhdl和
verilog hdl 这两种硬件描述语言。