90nm及未来技术节点的器件开发具有两个十分显著的技术设计特点。一个是注重高性能器件，另一个是靠系统芯片（soc），包括低功率、移动射频等应用的推动。

　　高性能路线推动了最先进的衬底与材料的技术创新，包括绝缘体上硅（soi）衬底等。必须采用混合取向或应变硅的迁移率增强方法可以与soi相结合以期达到提高定制复合衬底电子与空穴迁移率的目的。可用于提高性能的其它方法还包括超薄soi、局部应变技术、以及为了降低热点对mosfet性能造成的影响而使用的改善散热能力的方法等。

　　近期内，器件结构可能仍为平面，但那些勇于创新的集成电路制造商将会尝试三维结构，如finfet等，他们将放眼于32nm节点的器件结构。尽管部分耗尽（pd）soi技术当前还在与迁移率增强方法一起使用，但估计一些公司将转向超薄、全耗尽（fd）soi以期改善静电器件特性。每一种方法都有各自的技术优势，同时又都面临着各自的技术挑战。

　　虽然最新版本的国际半导体技术蓝图（itrs）预测的技术代为三年一个周期，但那些最具创新精神的集成器件制造商（idm）可能会将这一周期缩短至二年。衬底行业必须提前做出最终的选择，并在投入生产之前准备大量的备选方案（图1）。

　　高阻抗soi

　　那些致力于先进射频soc研究的器件制造商可以利用高阻抗绝缘体上硅衬底和高电阻率加工晶圆。具有超薄隐埋氧化物(<50 nm)的soi将有助于实现ic结构，在这些ic结构中，n区和p区都确定在加工衬底中，通过隐埋的氧化物即可产生反向偏置。就这些soi cmos解决方案而言，最重要的考虑是它能否实现最低的功耗和最长的电池寿命。充分利用介质隔离的作用即可开发出低备用和低工作功率的器件，而高电阻率（hr）衬底将极大地改善无源元件的性能，这些无源元件包括直接安放在硅芯片上的电感等。

　　与传统的双极方法相比，soi可极大地降低射频模拟与数字逻辑元件之间的串扰，可以轻易地实现与无源元件的集成。高阻抗soi衬底在与射频电路、压控振荡器（vco）和低噪声放大器（lna）等合成时还可进一步突出模拟/数字混合电路的这些优势，使它们在工作期间具有更高、更稳的性能以适应各种工艺的变化和扰动效应。

　　高阻抗绝缘体上硅标志着加工或基准晶圆成为一种高电阻率（hr）衬底(>1 kω-cm)的发展结果。soi技术可提供完全的氧化物隔离，切断衬底注入噪声的直接通道。高电阻率衬底可降低电容耦合，进一步减小与衬底相关的各种射频损耗。与本体硅晶圆相比，闭锁效应就不再成为问题。

　　即使在较高频率下soi也能获得很高的q因子电感，因而就可省去本体晶圆制造中所用的图形接地屏蔽（pgs）。采用高电阻率 soi获得的无源集成元件可以与在磷化铟(inp)衬底上获得的效果相媲美。

　　cmos soi已成为一种替代gaas 和 bicmos技术的高性价比方案。此外，只有层转移技术才具备设计加工高电阻率 soi- 高阻抗衬底的能力-它可以在不对ic制造工艺做重大改变的条件下降低噪声，从而使射频增益得到优化。

　　嵌入式存储器

　　如果控制得好，浮体效应即可用于存储体数据（浮体效应是由soi体内产生的过量电荷引起的，它会改变沟道的电位）。

　　无电容单个晶体管dram单元就是利用soi mosfet中的浮体效应开发而成的一个新实例。soi mosfet体内产生的过量正负电荷可用于存储数据态。在n沟器件中，如果正电荷过多就会引起电流驱动提高，定义为“1”态。若将体内的正电荷消除就会降低沟道电流，定义为“0”态。浮体单元（fbc）极具工业应用潜力，如图2所示。采用引脚小至4 f²（其中的f为最小的特征尺寸）的标准soi工艺可以实现十分密集的嵌入式存储区。

　　因为在目前的微处理器中，嵌入式存储器所占的比例超过70％，因此浮体单元嵌入式存储器可大幅度减小总的芯片面积－大幅度地降低芯片的制造成本－或者可以说在芯片面积保持不变的情况下它能显著增加存储器的数量。

　　混合取向soi

　　众所周知，(110)衬底上的空穴迁移率大约是(100)衬底上的两倍。在混合取向的复合型soi中，制造复合衬底时分别将(110)和(100)晶体取向区作为p沟和n沟。衬底制作采用了将(110)硅层转移到（100）加工晶圆上的方法（图3）。在（110）上生长（100）膜是混合衬底的另一个