ip(intellectual property)就是常说的知识产权。美国dataquest咨询公司将半导体产业的ip定义为用于asic、assp和pld等当中，并且是预先设计好的电路模块。ip核模块有行为(behavior)、结构(structure)和物理(physical)三级不同程度的设计。根据描述功能行为的不同，ip核分为三类，即软核(soft ip core)、完成结构描述的固核(firm ip core)和基于物理描述并经过工艺验证的硬核(hard ip core)。ip软核通常是用hdl文本形式提交给用户，它经过rtl级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性；借助于eda综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。本文利用先进的eda软件，用vhdl硬件描述语言采用自顶向下的模块化设计方法，完成了具有相序自适应功能的双脉冲数字移相触发器的ip软核设计。

1 三相全控桥整流电路

如图1所示，三相全控桥整流电路由6只晶闸管组成。共阴极组侧和共阳级组侧的各3只晶闸管相互换流，在电源的一个周期内获得6次换流的脉动波形。三相全控桥整流电路在任何时刻必须保证有两个不同组别的晶闸管同时导通才能构成回路。换流只在本组内进行，每隔120°换流一次。由于共阴级组与共阳级组的换流点相隔60°，所以每隔60°有一个元件换流。同组内各晶闸管的触发脉冲相位差为120°，接在同一相的两个元件的触发脉冲相位差为180°，而相邻两脉冲的相位差是60°。

2 ip软核设计

2.1 触发脉冲输出设计思路

本设计的触发脉冲移相是以三相的自然换相点为基准的，三相电源u、v、w输入经过两两相减并整流以后得到周期为20 ms、相位差为120°的三路方波a、b、c(如图2所示)，作为顶层模块的同步输入。分析触发脉冲可以发现，不管移相触发角为多少，以a相的过零点作为同步点，则从同步点开始的一个周期360°内，必然产生6次输出脉冲。本设计采用双窄脉冲，每次有两路输出。6个晶闸管的触发分别由a、b、c的正、负电平周期内进行延时。例如：a的正电平周期内，以a的上升沿为起始点，经过由移相角决定的延时后，发出vt1的触发脉冲；在双窄脉冲应用中，同时发出vt6的触发脉冲。触发脉冲时序图如图3所示。

可以实现从自然换相点开始0°～180°的延时，设计思路简单直观，而通常设计则须区分不同的移相范围。在外部输入6 mhz的时钟时，可以实现精度为0.003°的移相，同时还可实现相序自适应。

2.2 ip软核设计思路

采用层次化的设计思想，将模块分为顶层模块和子模块，各模块均使用vhdl五言进行设计。顶层模块(trigger)决定整个设计的输入／输出接口和各个子模块的连接关系。设计思路为：移相角的输入由并行的16位数据线输入，并保存在移相角寄存器中；a、b、c二相输入作为移相触发输出的基准，根据移相角寄存器中的延时值对相应晶闸管的触发脉冲进行延时；触发脉冲由vt1～vt6输出，clk是时钟输入，sout是周期为3.3 ms的同步输出。共有4个子模块s_pulse、ph_adp、delaycr和word。

s_pulse模块将a、b、c三相输入通过d触发器实现时钟同步，由taf_en信号输入作为移相角的更新使能。当taf_en为1时，用并行的16位数据口 d0～d15的数据更新移相角寄存器中的数值。

ph_adp模块根据a、b、c三相输入完成相序的判断。相序的判断基于以下算法：当a相(u-v)的上升沿到来时，如果a、b、c三相输入的电平为101，则为正相序(u、v、w)输入；如果a、b、c三相输入的电平为110，则为负相序(u、w、v)输入。模块输出信号ps、ns分别作为正、负相序的标志。

delayer模块产生宽度为0.8 ms的触发脉冲。触发脉冲的产牛分别以三相输入的上升、下降沿为基准，根据移相角寄存器中的值，由clk触发的计数器完成6个触发脉冲的延时。例如：以同步输人a相的上升沿为基准，由clk触发计数器开始计数，当计数值达到移相角寄存器中的值后，送出一个宽度为0.8 ms的触发脉冲vt1；三相输入的上升、下降沿分别采用各自的计数器。

word模块完成触发脉冲的调制。调制频率为10khz，使得每个触发脉冲内有8个子脉冲，通过脉冲变压器对6个晶闸管的门极控制，并根据相序标志ps、ns以正确的顺序送出触发脉冲。 正相序时的触发脉冲顺序为：vt1→vt2→vt3→vt4→vt5→vt6→vt1。

负相序时的触发脉冲顺序为：vt6→vt5→vt4→vt3→vt2→vt1→vt6。