在激烈的市场竞争中，创新和差异化对产品的成功至关重要。为了达到这一目的，必须寻找能够价格合理的ic解决方案实现特定的差异化应用。随着工艺的提高和市场的变化，标准单元asic面临的风险越来越多：一是nre费用越来越高。而中国ic公司刚起步，力量比较薄弱，往往缺少雄厚的资金来保证；二是定制时间长，而市场的变化又比较快。一个asic设计成功以后，当初看到的市场不一定还在；三是用户的需求变化快，产品更新换代频繁，这就要求asic也要随着变化。正因为如此，全球asic设计新项目的数量逐年下降。而fpga又面临着单片价格问题。一个用fpga设计的产品开始量产的时候，高昂的价格降低了产品的竞争力。此外，高功耗也限制了产品的性能。本文介绍一种零nre可编程asic技术——easic技术和产品，以及设计和生产流程。由于无需nre，这种创新的芯片设计技术能极大地降低风险，使得各公司都能设计得起自己创新的ic。

现有几种ic设计技术的优缺点

现有的ic技术可分成四种：门阵列asic、标准单元asic、fpga和结构化asic。传统的门阵列asic采用“门海”方法，将许许多多晶体管阵列预先刻制在晶圆上做成半成品存放起来。之后，根据特定的设计要求，再用金属层将晶体管连接起来。因此，对于不同的设计而言，其金属层和过孔层是不一样的。然而，随着工艺演进到0.18um以下，再缩小晶体管面积已经失去优势，因为触点的面积和金属线宽度限制了阵列的使用，故采用门阵列无法再显著节省成本和时间了。因此，对今天许多应用而言，门阵列技术已经不是一种可行的选择。

标准单元asic具有高性能、高密度、低功耗以及良好的设计灵活性等优点。标准单元asic是建立在各种预制的单元库上的。这些库由asic厂商提供。用户使用这些库来实现他们的设计。设计完成之后，可交给asic厂商或流片厂商制造。对某一个特定的设计，从散装的硅片开始，每一掩模层都需要制造。这就意味着高成本与长时间。当工艺演进到0.13um以下时，使用8~9层金属互连，掩模的成本呈现指数增加，制作周期也变得越来越长。例如，一套90nm的nre费用通常高达100万美元。除非有巨大的产量支撑，否则无法消化高昂的费用。随着市场产品的个性化和多样化、上市时间加快、更新换代的速度加快、产品生命周期的缩短，越来越少的产品能达到如此巨大的产量。

另一方面，当工艺进步到深亚微米，逻辑单元的传输延迟相对于信号的布线延迟而言已经不重要了，而布线延迟变得很难预测。由于在增大密度的同时互连线的电阻、电容也变大了，串扰、开关功耗以及定时收敛等问题成为深亚微米标准单元asic的大障碍。通过提高密度得到性能改善的回报越来越小，极限逐渐凸现。

fpga具有灵活的可编程性。因为不需要掩模，不产生nre费用，深受广大设计者的欢迎。利用fpga设计软件平台，用户可以方便将fpga器件编程为自己所需要功能的芯片。然而fpga有其天生不足之处，80%的硅片面积被用作布线路由。与标准单元asic相比，fpga占用的面积大、单价高、功耗高、保密性差。这些缺陷将fpga的应用局限在样机、功能验证、低密度和低产量的应用场合。从而无法占据asic市场的主导地位。而且随着工艺的深入，fpga也面临着与标准单元asic一样的问题，即路由延迟变得很难预测，设计周期也会因此被延长。

结构化asic的概念与门阵列相似，只不过采用了预制“逻辑单元海”而不是“门海”。每个逻辑单元由许多晶体管和几层金属层组成，形成基本逻辑功能诸如查寻表(lut)、多路复用器(mux)、触发器flip－flop等。将千千万万的逻辑单元预先制作在硅片上，并用若干层金属将它们连接起来做成半成品晶元。在这个基础上，通过最上面的几层金属将逻辑单元互连起来，实现用户定制的设计。结构化asic结合了fpga的粗颗粒组织结构和标准单元asic的金属布线路由层，吸收了各自的长处，规避了双方的缺陷。结构化asic的密度可以做到标准单元asic的50%~75%，大约是fpga的25倍。由于绕线互连是通过金属层实现的，其性能和功耗接近标准单元asic。结构化asic主要优点在大幅度降低nre费用，包括制造工具的成本，还缩短了制造周期。

包括ami、chip-express、lsi、nec和富士通在内的许多公司都发布了结构化asic产品。几乎所有的结构化asic采用分级多层金属互联方法：用底下几层连接晶体管形成逻辑单元，再用上面几层金属互联逻辑单元构成逻辑电路。这就意味着，对于大部分电路，上方金属层只要连接下面的金属层就可以了，而不需要触及硅片扩散层上面的晶体管。但是，如果欲编程逻辑单元的功能，使得设计具有一定的灵活性，上层金属层就需要往下走到硅片上。这在一定程度上，限制了中间布线的密度。

easic的技术及物理结构

easic采用独特的结构，突破了上述限制。easic的架构也是基于结构化asic技术，将经过预处理的晶元存放起来等待最终的用户定制。与其他结构化asic不同的是，这些晶元已经预先处理到了第6层金属层。对所有的设计而言，从硅片到第6层