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一种新型FSK解调算法在来电显示中的应用

发布时间:2008/5/29 0:00:00 访问次数:496

来电显示原理介绍

来电显示(cid,calling identity delivery)是主叫号码信息识别及传送的通俗说法,它是由具有主叫号码信息识别功能的交换机将主叫用户的号码及呼叫的日期、时间等信息传送给具有主叫号码显示功能的终端。

来电显示的信息传输方式有2种:2fsk和dtmf。2fsk方式与 dtmf方式相比有如下的优点:(l)数据传输速率高,在规定时间内能传的字符数多;(2)2fsk方式支持ascii字符集,而dtmf方式只支持数字及少数字符。目前采用2fsk方式的国家和地区有:美国、中国、日本、英国、加拿大、比利时、西班牙、新加坡等;采用dtmf主要则是以瑞典为代表的一些欧洲国家等。

2fsk是二进制信号的频移键控的英文缩写,它是指传号(指发送"1")时发送某一频率正弦波,而空号(指发送"0")时发送另一频率正弦波。根据bell202的建议,来电显示的数据传送采用连续相位的二进制频移键控,比特率是1200bps,而"1"对应的频率是1200hz,"0"对应的频率是2200hz。


算法描述

fsk的调制

fsk的调制就是根据二进制信号产生对应的正弦波,而正弦波发生器通常有两种做法:

1.查表法,即查找正弦表来产生每个点的值,该算法的速度慢且占用比较多的存贮空间。2. 迭代法,即通过预设的初值通过迭代预算,计算出后来点的值,该算法对存贮空间的要求比较低,但对cpu资源的占用比较大。因为来电显示要求产生的fsk为连续相位的信号,所以选用查表法更容易产生连续相位的正弦波信号。

利用查表法来产生正弦波,就需要先产生一个正弦表,因为来电显示要的fsk信号分别为1200hz和2200hz,所以要求正弦表最低的精度为100hz,由于采样率为9600 bps,所以我们产生的是96点的正弦表。该表的值为:

x(n)=sin(nw_0) n=0,1,……,95 (1)
w0=2 / s (2)
为100hz, s为采样频率。

fsk的解调

因为来电显示中的fsk信号的比特率为1200bps,而我们的采样率为9600 bps,所以每个比特的采样点为8点,要在如此之少的采样点得到它的频率信息,用经典的谱分析方法如fft或dft进行处理达不到要求的精度,而过零率检测的抗噪声性能太差。现在比较常用的一种解调方法是延迟相乘法,它是通过将输入信号延迟 /2个相位,然后与原信号相乘再通过低通滤波器就可得到判决结果,该算法性能不错但实现比较困难。因为它需要将输入信号延迟 /2个相位,要求采样频率为载波频率的整数倍,否则达不到精确的 /2个相位会引入误差,并且该算法中要使用数字滤波器,运算量比较大。

针对以上问题,一种基于最小均方差准则的线性预测算法被提出。该算法利用正弦波自身的线性相关性,通过比较用预测模型计算出来的信号与实际信号的误差来判决该信号?quot;0"还是"1",如果"0"的预测误差比较小该信号就判决为信号"0"反之就是信号"1"。

fsk信号是单一的正弦波信号,只要用两阶的预测模型就能充分的描述该信号,预测模型可由下面的等式计算得出:

a_0 = -2cosw
a_1=1 (4)
w=2 / s (5)

为预测模型的频率, s为采样率。

而预测误差也由下式得出:

e=\sum_{n=0}^{6}=0(s(n+2)+a_0s(n+1)+a_1s(n))^2 (6)
s(n)为输入信号


系统实现

芯片介绍

tms320c5402是ti公司的54系列的一款定点dsp,具有低功耗、高功能等特点,其性能特点如下:

  • 运算速度最高达100mips;

  • 具有先进的多总线结构,三条16 位数据存储器总线和一条程序存储器总线;

  • 40位算术逻辑单元(alu),包括一个40位桶形移位器和两个40位累加器;

  • 一个17bit 17bit乘法器和40位专用加法器,允许16位带/不带符号乘法;

  • 8个辅助寄存器和一个软件栈;

  • 内部采用改进的哈佛结构,程序空间和数据空间分开,允许同时取指令和取操作数,并且允许在程序和数据空间相互传送数据;

  • 最大64k 16bit外部数据空间,最大1m 16bit外部程序空间,4k 16bit片内rom,16k 16bit片内ram;

  • 内置可编程等待状态发生器、锁相环(pll)时钟发生器、两个多通道缓冲串口、一个8位并行与外部处理器通信的hpi口、两个16位定时器以及6通道dma控制器;

  • 支持单指令循环和块循环,采用六级流水线,将一条指令执行所需要的取指、译码、取操作数并执行等几个步骤同时完成,是指令周期降到最小的优化算法。

    驱动设计

    在本系统中,信号的输入输出是通过多通道缓冲串口mcbsp1完成的,每当串口收到数据,或者要输出数据的时候都会给cpu发出一个中断请求,通知cpu来输入寄存器读数据或是往输出寄存器写数据。为了进一步减小cpu的占用率,使用两个dma控制器(dma4和dma5)来完成输入输出寄存器的读写工作。dma4负责数据的输入,由mcbsp1的接收事件revt1触发,源地址指向mcbsp1的输入寄存器drr1,固定不变;目标地址指向输入缓冲区,每次自增1,当输入缓冲区满的

  • 来电显示原理介绍

    来电显示(cid,calling identity delivery)是主叫号码信息识别及传送的通俗说法,它是由具有主叫号码信息识别功能的交换机将主叫用户的号码及呼叫的日期、时间等信息传送给具有主叫号码显示功能的终端。

    来电显示的信息传输方式有2种:2fsk和dtmf。2fsk方式与 dtmf方式相比有如下的优点:(l)数据传输速率高,在规定时间内能传的字符数多;(2)2fsk方式支持ascii字符集,而dtmf方式只支持数字及少数字符。目前采用2fsk方式的国家和地区有:美国、中国、日本、英国、加拿大、比利时、西班牙、新加坡等;采用dtmf主要则是以瑞典为代表的一些欧洲国家等。

    2fsk是二进制信号的频移键控的英文缩写,它是指传号(指发送"1")时发送某一频率正弦波,而空号(指发送"0")时发送另一频率正弦波。根据bell202的建议,来电显示的数据传送采用连续相位的二进制频移键控,比特率是1200bps,而"1"对应的频率是1200hz,"0"对应的频率是2200hz。


    算法描述

    fsk的调制

    fsk的调制就是根据二进制信号产生对应的正弦波,而正弦波发生器通常有两种做法:

    1.查表法,即查找正弦表来产生每个点的值,该算法的速度慢且占用比较多的存贮空间。2. 迭代法,即通过预设的初值通过迭代预算,计算出后来点的值,该算法对存贮空间的要求比较低,但对cpu资源的占用比较大。因为来电显示要求产生的fsk为连续相位的信号,所以选用查表法更容易产生连续相位的正弦波信号。

    利用查表法来产生正弦波,就需要先产生一个正弦表,因为来电显示要的fsk信号分别为1200hz和2200hz,所以要求正弦表最低的精度为100hz,由于采样率为9600 bps,所以我们产生的是96点的正弦表。该表的值为:

    x(n)=sin(nw_0) n=0,1,……,95 (1)
    w0=2 / s (2)
    为100hz, s为采样频率。

    fsk的解调

    因为来电显示中的fsk信号的比特率为1200bps,而我们的采样率为9600 bps,所以每个比特的采样点为8点,要在如此之少的采样点得到它的频率信息,用经典的谱分析方法如fft或dft进行处理达不到要求的精度,而过零率检测的抗噪声性能太差。现在比较常用的一种解调方法是延迟相乘法,它是通过将输入信号延迟 /2个相位,然后与原信号相乘再通过低通滤波器就可得到判决结果,该算法性能不错但实现比较困难。因为它需要将输入信号延迟 /2个相位,要求采样频率为载波频率的整数倍,否则达不到精确的 /2个相位会引入误差,并且该算法中要使用数字滤波器,运算量比较大。

    针对以上问题,一种基于最小均方差准则的线性预测算法被提出。该算法利用正弦波自身的线性相关性,通过比较用预测模型计算出来的信号与实际信号的误差来判决该信号?quot;0"还是"1",如果"0"的预测误差比较小该信号就判决为信号"0"反之就是信号"1"。

    fsk信号是单一的正弦波信号,只要用两阶的预测模型就能充分的描述该信号,预测模型可由下面的等式计算得出:

    a_0 = -2cosw
    a_1=1 (4)
    w=2 / s (5)

    为预测模型的频率, s为采样率。

    而预测误差也由下式得出:

    e=\sum_{n=0}^{6}=0(s(n+2)+a_0s(n+1)+a_1s(n))^2 (6)
    s(n)为输入信号


    系统实现

    芯片介绍

    tms320c5402是ti公司的54系列的一款定点dsp,具有低功耗、高功能等特点,其性能特点如下:

  • 运算速度最高达100mips;

  • 具有先进的多总线结构,三条16 位数据存储器总线和一条程序存储器总线;

  • 40位算术逻辑单元(alu),包括一个40位桶形移位器和两个40位累加器;

  • 一个17bit 17bit乘法器和40位专用加法器,允许16位带/不带符号乘法;

  • 8个辅助寄存器和一个软件栈;

  • 内部采用改进的哈佛结构,程序空间和数据空间分开,允许同时取指令和取操作数,并且允许在程序和数据空间相互传送数据;

  • 最大64k 16bit外部数据空间,最大1m 16bit外部程序空间,4k 16bit片内rom,16k 16bit片内ram;

  • 内置可编程等待状态发生器、锁相环(pll)时钟发生器、两个多通道缓冲串口、一个8位并行与外部处理器通信的hpi口、两个16位定时器以及6通道dma控制器;

  • 支持单指令循环和块循环,采用六级流水线,将一条指令执行所需要的取指、译码、取操作数并执行等几个步骤同时完成,是指令周期降到最小的优化算法。

    驱动设计

    在本系统中,信号的输入输出是通过多通道缓冲串口mcbsp1完成的,每当串口收到数据,或者要输出数据的时候都会给cpu发出一个中断请求,通知cpu来输入寄存器读数据或是往输出寄存器写数据。为了进一步减小cpu的占用率,使用两个dma控制器(dma4和dma5)来完成输入输出寄存器的读写工作。dma4负责数据的输入,由mcbsp1的接收事件revt1触发,源地址指向mcbsp1的输入寄存器drr1,固定不变;目标地址指向输入缓冲区,每次自增1,当输入缓冲区满的

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