摘要：分析了同步数字体系中2．048mlaps支路信号e1异步映射进vc一12 的过程，并根据正/零/负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限。通过对异步fifo读控制实现了此异步映射过程的正／零／负码速调整。同时，为了在异步时钟域之间可靠地传递数据，采用格雷码实现读时钟域对写指针的采样。该设计通过了功能仿真、综合及fpga验证。

　　sdh(synchronous digital hierarchy，同步数字体系)是一种有机地接合了高速大容量光纤传输技术和智能网技术的新型传输体制．由于其特有的高度灵活性、可管理性，已经成为光纤通信的一个重要发展方向。2．048mbps是公用网中基本传输速率，应用极为广泛，将2．048mbps 支路信号e1(electfical intefface signal，电接口信号)复用入stm-1(synchronous transport module，同步传送模块)是实现pdh(plesiochronous distal hierarchy，准同步数字系列)与sdh兼容的重要部分。要完成这一工作，需要把2．048mbps支路信

号e1异步映射进vc-12 (virtual container，虚容器)。本文将具体介绍sdh中e1/vc-12异步映射的设计与实现。

　　1 2.048mbps支路信号e1映射进vc一12复帧的过程

　　在pdh向sdh过渡的长时期内，2．048mbps支路信号el需要异步映射入stm一1。由于pdh的一次群支路信号与sdh传输网是非同步的，故2．048mbps支路信号el必须先装入标准容器c-12中进行适配处理即进行码速调整，使之与sdh网同步。

　　首先将2．048mbps支路信号e1经过速率适配装载到对应的标准容器c-12中，为了便于速率的适配采用了复帧的概念，即将4个c-12基帧组成一个复帧。复帧的具体比特安排如图1所示。c-12的基帧频率是8000帧/s．所以c-12复帧的频率也就成了2000帧/s。

　　

　　为了在sdh网的传输中能实时监测任一个2．048mbps通道信号的性能，需将c-12再打包，即加入相应的通道开销(低阶通道开销)，使其成为vc-12帧结构。

　　vc-12帧结构如图l所示。v5、j2、n2、k4为vc-12的通道开销字节；8个o比特为开销通信通路比特；49个r比特为固定塞入比特；3个c1 比特为负码速调整控制比特．3个c2比特为正码速调整控制比特，分别用来控制一个负调整机会比特s1和一个正调整机会比特s2。当c1c1c1=000时表示sl是信息比特，而c1c1c1=111时表示s1是调整比特。c2按同样的方式控制s2比特。s1比特和s2比特作为调整比特时其值未做规定，因而要求接收机将该值忽略。

　　支路信号el的帧频为8khz，所以vc-12复帧的频率为2khz，每复帧中有一个负调整比特sl和一个正调整比特s2，因此做零调整时净复合速率为： (324×8+o)×2k=2048kbps；做负调整时净复合速率为：(324×8+1)×2k=2050kbps；做正调整时净复合速率为：(324 ×8-1)×2k=2046kbps。

　　由于e1接口的标称速率及容差为：2048kb／s±50ppm，也就是(2048kb±102．4b)/8，因此(2048kb±2kb)/s完全可以容纳支路信号e1的频偏。所以本设计采用将2．048mbps支路信号e1通过正/零/负码速调整异步映射入vc-12的设计思路。

　　2 正/零/负码速调整原理及相关参数的确定

　　正/零/负码速调整是采用脉冲塞人原理并在支路速率的标称值上进行的。首先为支路缓冲存储器设置两个固定门限：正调整门限zmin和负调整门限zmax。由于包装速率fh与支路速率fl都在一定的容差内变化，并且传输时钟各不相同，因此有下列三种情况：读写时差在两门限之间，不做码速调整；读写时差低于正调整门限，要求正调整，即减慢读出时钟(fh)，以增大读写时差；读写时差高于负调整门限，要求负调整，即加快读出时钟(fh)，以减小读写时差。

　　读出第x个信码时读写时差△tx的表达式为：

式中，△t0为初始读写时差；tl为支路时钟周期；g为在0读出时刻到第x读出时刻之间读出时钟总共停顿的节拍。当经历一帧时间，并在这帧内未进行码速调整，即x=q，g=k时，△tx=stl；当经历一帧时间，并且在这帧内进行了正码速调整，即x=q-l，g=k+l时，△tx=(s+1)tl；当经历一帧时间，并且在这帧内进行了负码速调整，x=q+1，g=k-l时，△tx=(s-1)tl。在这些式子中，s为调整比率，根据包装速率fh与支路速率 fl以及它们的容差范围可以得出smax=+0．07，smin=一o．07；q为无调整情况下一帧中的信息比特数；k为元调整情况下一帧中的非信息比特数。