先进半导体的制造依赖于设计与制造之间的巧妙平衡。在制造端，有许多问题会引起良率下降、性能劣化和功耗上升。特别是在65nm节点，对光刻、化学-机械抛光(CMP)和随机微粒缺陷的设计敏感性将严重降低初始良率，使良率迟迟得不到提升。设计师还面临着越来越复杂的设计规范和日趋紧张的流片计划。如何有效桥接设计与制造这两大领域以实现更高良率设计，同时仍能满足极富挑战性的计划要求呢？

65nm节点三大关键良率影响因素

直到最近，良率损失还主要是在制造领域处理的问题。IC设计是依据一系列设计规则实现的，只要遵守了这些设计规则，设计就能保证得到合理的良率。但由于光刻工艺的发展落后于半导体工艺的发展，这种情况已经发生了改变。在许多130nm节点设计中，主要材料开始从铝改成了铜，良率更低了。当然，随机微粒缺陷始终是影响制造良率的重要因素。目前，设计师正努力在65nm技术节点进行设计，光刻敏感性、表面平整度差以及对随机微粒缺陷的敏感性已经成为良率损失的三大主要因素。

半导体制造商已经很擅长于应对这些挑战，他们采用各种工具和技术来弥补不断增加的良率损失因素。但这些问题不能孤立开来处理，制造必须与设计紧密协作才能取得更高良率的硅片。借助制造领域中已经存在的信息，半导体公司可以将这些关键数据向上返回给设计端，并激活DFM工具。当采用相同核心技术的工具被同时运用于制造和设计领域时，上述想法的作用将更加显著。

由光刻敏感性引起的良率损失

将设计版图精确地在晶圆上实现所面临的挑战从来没有像现在这样艰巨，这是因为印刷65nm芯片的微观特性所需的高级光刻设备的开发和应用速度缓慢。当前193nm光刻设备扩展用于65nm和45nm技术节点，纳米技术节点和只具备部分必要分辨率的光刻设备的组合导致可印刷性特别差。在没有更高分辨率设备的情况下，业界纷纷推出各种分辨率增强(RET)技术，这些技术被广泛用于提高设计的可印刷性。即使用了这些技术，设计图案在某些工艺条件下仍然会失真，从而改变电路的电气特性。在情况严重时，一次收缩(pinch)可能引起金属线或多义线(poly line)开路，或两根线之间的桥接导致短路。在另外一些情况下，上文提到的光刻效应会影响晶体管漏电流和开关延时、金属线电容和时序问题，从而引起电路性能劣化和功耗上升。其结果是更多可变因素导致参数良率损失。

图1：相同结构的版图和SEM视图，显示了满足设计规则的面积中出现的收缩状态。

图2：俯视图和截面图描述不同宽度和间距的金属图案上的CMP效应。

图3：热点分析后的设计版图描述了布线器采用的自动校正指南。

图4：采用基于规则的方法(左)和基于模型的方法(右)对相同版图应用红色所示的金属填充。

图5：在走线扩散和展宽之前(左)和之后(右)的临界面积版图，请注意右边的临界面积有明显的下降。

晶圆平整度导致的良率损失

在130nm工艺节点，许多半导体公司开始放弃铝材，转用铜作为他们互连的金属材料选择，这是很大的一个变化。在前代工艺节点使用的铝工艺中，金属先被沉积，然后经蚀刻生成互连线，接着通过内层电介质(ILD)的再次沉积隔离互连线，最后进行平整处理。在铜工艺中这个流程有很大的变化。对于铜来说，金属走线的图案先要被蚀刻进ILD，然后将铜电镀到新生成的沟道中，再通过化学机械研磨工艺去除多余的铜材。采用这种工艺的结果是，在金属密度不均匀的地方晶圆高度可能会有变化。在有较宽金属线的地方会出现铜被过多腐蚀掉的情况。在金属线间间距较小的位置会发生电介质凹陷的情况。结果由于不同的晶圆表面高度而导致更大的电气变化及更严重的焦深(depth of focus)问题。

与早前提到的光刻效应一样，由于平整度差导致的变化将导致额外的参数良率损失。由于互连阻抗的增加，这些变化最终表现为时序变化的增加。过度的时序变化可能影响芯片的最终工作频率，或引起内部时序冲突，从而破坏芯片的功能。

随机微粒引起的良率损失

如前面所述，许多工艺节点都存在由于随机微粒缺陷引起的良率损失问题，并且这一点业界已有共识。在半导体制造过程中，随机微粒可能附着于晶圆表面，引起两个设计单元之间出现意外短路，从而造成桥接故障，破坏芯片功能。同样，缺陷也可能切断电路中的物理网络而引起开路，从而使器件无法正常工作。受限于随机缺陷的良率