基于DDS+PLL技术的高频时钟发生器
发布时间:2008/5/28 0:00:00 访问次数:1181
摘 要：针对直接数字频率合成（dds）和集成锁相环（pll）技术的特性，提出了一种新的dds激励pll系统频率合成时钟发生器方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件ad9854和adf4106的性能。
关键词：直接数字频率合成；锁相环；相位噪声；杂散抑制
1 引言
高性能合成频率广泛应用在现代通信、雷达和电子测量等技术领域中。频率合成方法主要有3种：
(1)直接合成法，他利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。
(2)应用锁相环pll（phaselockedloop）的频率合成，虽然具有工作频率高、宽带、频谱质量好的优点，但频率分辨率和转换速率都不够高。
(3)最新的频率合成方法是直接数字频率合成dds（directdigitalsynthesis）。dds较以前频率合成技术具有频率转换时间短，频率分辨率高，输出相位连续，可以进行高精度、高稳定度编程，全数字化易集成等突出优点。
但是dds的2个明显不足限制了其进一步的应用：一是因受限于器件可用的最高时钟频率，致使合成频率不能太高，输出信号的频率上限基本上是在hf或vhf频段上，比pll合成技术以及直接模拟合成技术得到的信号频率低；二是输出频率杂散分量较大，频谱纯度不如pll。从基本原理而言，pll是模拟的闭环系统，而dds是全数字的开环系统，二者是两种不同的频率合成技术，采用将二者结合构成dds+pll组合系统来互相补充，可以达到单一技术难以达到的应用效果。
2 dds激励pll系统
2.1性能分析
常用的dds+pll组合有dds激励pll和dds内插pll两种方式。无论采用哪种组合方式，都可以获得高分辨率、快速转换、较宽频率范围的输出频率。但在频率杂散性能、频率建立时间和电路复杂程度等方面，两种组合特点各有不同。在pll内插dds的组合方案中，虽然dds输出不经pll倍频，故具有较低的相位噪声和较好的杂散性能，但此方案需要滤除混频器产生的多余分量，影响环路参数，致使设计电路复杂，硬件调试周期长。
工作中的600mhz时钟发生器采用低频dds激励pll的频率合成系统。该方案通过采用高的鉴相频率提高pll的转换速度，并利用dds的高分辨率保证倍频pll输出较高的频率分辨率，同时pll环路的带通滤波可以对dds的带外杂散有抑制作用。该方案的优点是电路结构简单、成本低、易于控制、易于集成。为保证组合系统的频谱纯度，在dds的输出加一个带通滤波器，用来抑制和消除来自dds参考频率的宽带杂散。系统原理图如图1所示。
通过原理分析可知，dds+pll系统的相位噪声主要由pll的相噪性能决定，而其杂散性能则取决于dds。
2.2相位噪声的测量
pll相位噪声主要由3部分组成：vco固有的相位噪声；鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。其中环路分频比n（本系统中n取为20）对环路带宽内的输出相位噪声影响最大，即在环路通带内，输出相位噪声要恶化20logndb。
在将vco的特性理想化的情况下，主要考虑集成锁相环的噪声，则整个环路的相位噪声可近似为：
其中：fdds为输入pll鉴相器的频率值；npll是pll的相噪基数，pll频率合成芯片adf4106的npll值为－174dbc。
时钟发生器输出频率fout可根据需要改变。当fout取为600mhz，参考晶振采用30mhz时，环路的相位噪声为：
2.3 dds的杂散特性及抑制方法
2.3.1 由于相位舍位造成的相位截断杂散
造成这种杂散的过程是一个周期性的相位调制过程，因此这种杂散为调相杂散。对于调相杂散可以提高相位截断位数来增加他的sfdr，每增加一位可以使sfdr增加约6db。
2.3.2 由于幅度量化误差造成的杂散
dds送到dac的波形样点值由有限的二进制数表示，所以对幅度值做了近似存储，由此引入了幅度量化误差，并在输出端形成杂散，这种杂散是调幅杂散。
2.3.3 由于dac非线性引起的杂散
dac的非线性包括积分、差分非线性以及dac的非理想动态特性。由于dac非线性的影响，在dds的输出信号中将产生输出频率的谐波分量及这些谐波的镜象分量，其杂散电平由dac的性能决定。随着dds时钟频率的提高，他已经成为dds输出杂散的主要来源。
2.3.4 抑制方法
有效抑制dds杂散的方法是选用高性能、高时钟频率的dds器件。这里的高性能是指dds器件内部自身已采取了一定的技术措施来抑制其固有杂散的输出。通过实验和理论分析得知，在输出频率不变时，随着时钟频率的升高，杂散距主频的距离也会呈线性关系增大，这为杂散抑制提供了可操作性。根据dds的原理，离散杂散信号是影响频谱纯度的主要原因，所有的杂散信号都与输出频率有关，杂散的位置也是可以预测的。在相同时钟信号下，不同的输出频率产生的频率杂散位置不一样。在dds+pll组合系统设计中，应根据dds的原
摘 要：针对直接数字频率合成（dds）和集成锁相环（pll）技术的特性，提出了一种新的dds激励pll系统频率合成时钟发生器方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件ad9854和adf4106的性能。
关键词：直接数字频率合成；锁相环；相位噪声；杂散抑制
1 引言
高性能合成频率广泛应用在现代通信、雷达和电子测量等技术领域中。频率合成方法主要有3种：
(1)直接合成法，他利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。
(2)应用锁相环pll（phaselockedloop）的频率合成，虽然具有工作频率高、宽带、频谱质量好的优点，但频率分辨率和转换速率都不够高。
(3)最新的频率合成方法是直接数字频率合成dds（directdigitalsynthesis）。dds较以前频率合成技术具有频率转换时间短，频率分辨率高，输出相位连续，可以进行高精度、高稳定度编程，全数字化易集成等突出优点。
但是dds的2个明显不足限制了其进一步的应用：一是因受限于器件可用的最高时钟频率，致使合成频率不能太高，输出信号的频率上限基本上是在hf或vhf频段上，比pll合成技术以及直接模拟合成技术得到的信号频率低；二是输出频率杂散分量较大，频谱纯度不如pll。从基本原理而言，pll是模拟的闭环系统，而dds是全数字的开环系统，二者是两种不同的频率合成技术，采用将二者结合构成dds+pll组合系统来互相补充，可以达到单一技术难以达到的应用效果。
2 dds激励pll系统
2.1性能分析
常用的dds+pll组合有dds激励pll和dds内插pll两种方式。无论采用哪种组合方式，都可以获得高分辨率、快速转换、较宽频率范围的输出频率。但在频率杂散性能、频率建立时间和电路复杂程度等方面，两种组合特点各有不同。在pll内插dds的组合方案中，虽然dds输出不经pll倍频，故具有较低的相位噪声和较好的杂散性能，但此方案需要滤除混频器产生的多余分量，影响环路参数，致使设计电路复杂，硬件调试周期长。
工作中的600mhz时钟发生器采用低频dds激励pll的频率合成系统。该方案通过采用高的鉴相频率提高pll的转换速度，并利用dds的高分辨率保证倍频pll输出较高的频率分辨率，同时pll环路的带通滤波可以对dds的带外杂散有抑制作用。该方案的优点是电路结构简单、成本低、易于控制、易于集成。为保证组合系统的频谱纯度，在dds的输出加一个带通滤波器，用来抑制和消除来自dds参考频率的宽带杂散。系统原理图如图1所示。
通过原理分析可知，dds+pll系统的相位噪声主要由pll的相噪性能决定，而其杂散性能则取决于dds。
2.2相位噪声的测量
pll相位噪声主要由3部分组成：vco固有的相位噪声；鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。其中环路分频比n（本系统中n取为20）对环路带宽内的输出相位噪声影响最大，即在环路通带内，输出相位噪声要恶化20logndb。
在将vco的特性理想化的情况下，主要考虑集成锁相环的噪声，则整个环路的相位噪声可近似为：
其中：fdds为输入pll鉴相器的频率值；npll是pll的相噪基数，pll频率合成芯片adf4106的npll值为－174dbc。
时钟发生器输出频率fout可根据需要改变。当fout取为600mhz，参考晶振采用30mhz时，环路的相位噪声为：
2.3 dds的杂散特性及抑制方法
2.3.1 由于相位舍位造成的相位截断杂散
造成这种杂散的过程是一个周期性的相位调制过程，因此这种杂散为调相杂散。对于调相杂散可以提高相位截断位数来增加他的sfdr，每增加一位可以使sfdr增加约6db。
2.3.2 由于幅度量化误差造成的杂散
dds送到dac的波形样点值由有限的二进制数表示，所以对幅度值做了近似存储，由此引入了幅度量化误差，并在输出端形成杂散，这种杂散是调幅杂散。
2.3.3 由于dac非线性引起的杂散
dac的非线性包括积分、差分非线性以及dac的非理想动态特性。由于dac非线性的影响，在dds的输出信号中将产生输出频率的谐波分量及这些谐波的镜象分量，其杂散电平由dac的性能决定。随着dds时钟频率的提高，他已经成为dds输出杂散的主要来源。
2.3.4 抑制方法
有效抑制dds杂散的方法是选用高性能、高时钟频率的dds器件。这里的高性能是指dds器件内部自身已采取了一定的技术措施来抑制其固有杂散的输出。通过实验和理论分析得知，在输出频率不变时，随着时钟频率的升高，杂散距主频的距离也会呈线性关系增大，这为杂散抑制提供了可操作性。根据dds的原理，离散杂散信号是影响频谱纯度的主要原因，所有的杂散信号都与输出频率有关，杂散的位置也是可以预测的。在相同时钟信号下，不同的输出频率产生的频率杂散位置不一样。在dds+pll组合系统设计中，应根据dds的原
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