数字接收机中基于TMS320C6416数字下变频技术
发布时间:2008/5/28 0:00:00 访问次数:550
中频数字接收机常通过数字下变频技术降低采样数据率，减轻后续信号处理的压力。数字下变频器有多种芯片可供选择，如ｈａｒｒｉｓ公司和ｇｒａｙ－ｃｈｉｐ公司的产品。然而这些器件无法满足雷达对抗侦察数字接收机高采样频率、大带宽的需要，必须针对这一特点研制基于多ｄｓｐ的数字下变频器。本文以某雷达对抗侦察数字接收机为例，介绍一种基于ｔｉ公司的ｄｓｐ ｔｍｓ３２０ｃ６４１６tms320c6416的数字下变频器。
１ 数字下变频的基本原理
数字下变频的基本原理见图１。经ａ／ｄ变换后的中频信号通过两个乘法器构成混频器，产生ｉ、ｑ两路信号再通过低通滤波、抽取输出降低了采样频率的基带信号。以某种数字接收机为例，其中频频率ｆｃ＝２００ｍｈｚ，中频带宽ｂ＝２０ｍｈｚ，中频采样频率ｆｓ＝５００ｍｈｚ，下变频时可以直接将中频频率变到０，也就是令图１中的ｆ０＝ｆｃ，此时位于中频带宽内对称于中频频率的信号频谱分量将发生混叠。为避免这种现象可将中频下变频到一个较低的频率而不是０，设ｆ０＝１９０ｍｈｚ，则下变频后的信号位于０～２０ｍｈｚ，通过低通滤波１０倍抽取，相当于对变频后的信号以５０ｍｈｚ的采样频率采样。
利用ｄｓｐ实现数字下变频的第一步是选择能满足上述数据处理要求的ｄｓｐ。对于混频运算，由于采样频率为５００ｍｈｚ，为实现实时处理则要求ｄｓｐ至少具有５００ｍｉｐｓ的处理能力，同时考虑到后续滤波抽取运算的需要，选用ｔｉ公司的高性能ｄｓｐ芯片ｔｍｓ３２０ｃ６４１６。tms320c6416
２ ｔｍｓ３２０ｃ６４１６tms320c6416芯片的性能特点
ｔｍｓ３２０ｃ６４１６tms320c6416是ｔｉ公司最新推出的高性能定点ｄｓｐ，其时钟频率可达６００ｍｈｚ，最高处理能力为４８００ ｍｉｐｓ，软件与ｃ６２ｘ完全兼容，采用先进的甚长指令结构（ｖｌｉｗ）的ｄｓｐ内核有６个ａｌｕ（３２／４０ｂｉｔ）每个时钟周期可以执行８条指令，所有指令都可以条件执行。该ｄｓｐ具有ｖｉｔｅｒｂｉ译码协处理器（ｖｃｐ）和ｔｕｒｂｏ译码协处理器（ｔｃｐ）；采用两级缓存结构，一级缓存（ｌ１）由１２８ｋｂｉｔ的程序缓存和１２８ｋｂｉｔ的数据缓存组成，二级缓存（ｌ２）为８ｍｂｉｔ；有２个扩展存储器接口（ｅｍｉｆ），一个为６４ｂｉｔ（ｅｍｉｆａ） 一个为１６ｂｉｔ（ｅｍｉｆａ）可以与异步（ｓｒａｍ、ｅｐｒｏｍ）／同步存储器（ｓｄｒａｍ、ｓｂｓｒａｍ、ｚｂｔ ｓｒａｍ、ｆｉｆｏ）无缝连接，最大可寻址范围为１２８０ｍｂ；具有扩展的直接存储器访问控制器（ｅｄｍａ），可以提供６４条独立的ｄｍａ通道；主机接口（ｈｐｉ）总线宽度可由用户配置（３２／１６ｂｉｔ），具有３２ｂｉｔ／３３ｍｈｚ，３．３ｖ的ｐｃｉ主／从接口，该接口符合ｐｃｉ标准２．２版，有３个多通道串口（ｍｃｂｓｐｓ），每个ｍｃｂｓｐｓ最多可支持２５６个通道，能直接与ｔ１／ｅ１、ｍｖｉｐ、ｓｃｓａ接口，并且与ｍｏｔｏｒｏｌａ的ｓｐｉ接口兼容，片内还有一个１６针的通用输入输出接口（ｇｐｉｏ）。
ｔｍｓ３２０ｃ６４１６tms320c6416与ｔｉ公司ｃ６系列其它ｄｓｐ相比有以下明显的不同：首先是处理能力显著提高。ｃ６４１６的最大处理能力为４８００ｍｐｉｓ，是１９９７年推出的ｃ６２０１处理能力的３倍，执行１０２４点复数ｆｆｔ的时间为１０．００３μｓ，比ｃ６２０１快了６倍多；其次是片内集成外设显著增加，其中ｖｃｐ和ｔｃｐ可以显著提高片上的译码能力，ｐｃｉ接口可以方便地与具有ｐｃｉ总线的主机直接互连，无需额外的ｐｃｉ接口芯片；另外原有集成外设性能提高，其ｅｄｍａ可以提供６４条独立的ｄｍａ通道，而ｃ６２０１仅有４个ｄｍａ通道，其ｅｍｉｆ数据线宽度可选，片内存储区和ｍｃｂｓｐｓ的数量都有所增加，这使得ｃ６４１６编程更灵活，使用更方便。
３ 数字下变频在ｔｍｓ３２０ｃ６４１６ｄｓｐ上的实现
基于ｔｍｓ３２０ｃ６４１６tms320c6416的数字下变频器硬件结构比较简单，是一个基于共享存储区的多ｄｓｐ处理器。
３．１ 数字下变频器的硬件结构
本文讨论的数字下变频器是基于多ｄｓｐ的雷达对抗侦察数字接收机的组成部分。数字下变频是在ｄｓｐ上由软件完成的，没有单独的数字下变频电路，该数字接收机的硬件结构见图２。
该数字接收机采用主从机方式。多ｄｓｐ并行处理机作为系统的从处理机主要
中频数字接收机常通过数字下变频技术降低采样数据率，减轻后续信号处理的压力。数字下变频器有多种芯片可供选择，如ｈａｒｒｉｓ公司和ｇｒａｙ－ｃｈｉｐ公司的产品。然而这些器件无法满足雷达对抗侦察数字接收机高采样频率、大带宽的需要，必须针对这一特点研制基于多ｄｓｐ的数字下变频器。本文以某雷达对抗侦察数字接收机为例，介绍一种基于ｔｉ公司的ｄｓｐ ｔｍｓ３２０ｃ６４１６tms320c6416的数字下变频器。
１ 数字下变频的基本原理
数字下变频的基本原理见图１。经ａ／ｄ变换后的中频信号通过两个乘法器构成混频器，产生ｉ、ｑ两路信号再通过低通滤波、抽取输出降低了采样频率的基带信号。以某种数字接收机为例，其中频频率ｆｃ＝２００ｍｈｚ，中频带宽ｂ＝２０ｍｈｚ，中频采样频率ｆｓ＝５００ｍｈｚ，下变频时可以直接将中频频率变到０，也就是令图１中的ｆ０＝ｆｃ，此时位于中频带宽内对称于中频频率的信号频谱分量将发生混叠。为避免这种现象可将中频下变频到一个较低的频率而不是０，设ｆ０＝１９０ｍｈｚ，则下变频后的信号位于０～２０ｍｈｚ，通过低通滤波１０倍抽取，相当于对变频后的信号以５０ｍｈｚ的采样频率采样。
利用ｄｓｐ实现数字下变频的第一步是选择能满足上述数据处理要求的ｄｓｐ。对于混频运算，由于采样频率为５００ｍｈｚ，为实现实时处理则要求ｄｓｐ至少具有５００ｍｉｐｓ的处理能力，同时考虑到后续滤波抽取运算的需要，选用ｔｉ公司的高性能ｄｓｐ芯片ｔｍｓ３２０ｃ６４１６。tms320c6416
２ ｔｍｓ３２０ｃ６４１６tms320c6416芯片的性能特点
ｔｍｓ３２０ｃ６４１６tms320c6416是ｔｉ公司最新推出的高性能定点ｄｓｐ，其时钟频率可达６００ｍｈｚ，最高处理能力为４８００ ｍｉｐｓ，软件与ｃ６２ｘ完全兼容，采用先进的甚长指令结构（ｖｌｉｗ）的ｄｓｐ内核有６个ａｌｕ（３２／４０ｂｉｔ）每个时钟周期可以执行８条指令，所有指令都可以条件执行。该ｄｓｐ具有ｖｉｔｅｒｂｉ译码协处理器（ｖｃｐ）和ｔｕｒｂｏ译码协处理器（ｔｃｐ）；采用两级缓存结构，一级缓存（ｌ１）由１２８ｋｂｉｔ的程序缓存和１２８ｋｂｉｔ的数据缓存组成，二级缓存（ｌ２）为８ｍｂｉｔ；有２个扩展存储器接口（ｅｍｉｆ），一个为６４ｂｉｔ（ｅｍｉｆａ） 一个为１６ｂｉｔ（ｅｍｉｆａ）可以与异步（ｓｒａｍ、ｅｐｒｏｍ）／同步存储器（ｓｄｒａｍ、ｓｂｓｒａｍ、ｚｂｔ ｓｒａｍ、ｆｉｆｏ）无缝连接，最大可寻址范围为１２８０ｍｂ；具有扩展的直接存储器访问控制器（ｅｄｍａ），可以提供６４条独立的ｄｍａ通道；主机接口（ｈｐｉ）总线宽度可由用户配置（３２／１６ｂｉｔ），具有３２ｂｉｔ／３３ｍｈｚ，３．３ｖ的ｐｃｉ主／从接口，该接口符合ｐｃｉ标准２．２版，有３个多通道串口（ｍｃｂｓｐｓ），每个ｍｃｂｓｐｓ最多可支持２５６个通道，能直接与ｔ１／ｅ１、ｍｖｉｐ、ｓｃｓａ接口，并且与ｍｏｔｏｒｏｌａ的ｓｐｉ接口兼容，片内还有一个１６针的通用输入输出接口（ｇｐｉｏ）。
ｔｍｓ３２０ｃ６４１６tms320c6416与ｔｉ公司ｃ６系列其它ｄｓｐ相比有以下明显的不同：首先是处理能力显著提高。ｃ６４１６的最大处理能力为４８００ｍｐｉｓ，是１９９７年推出的ｃ６２０１处理能力的３倍，执行１０２４点复数ｆｆｔ的时间为１０．００３μｓ，比ｃ６２０１快了６倍多；其次是片内集成外设显著增加，其中ｖｃｐ和ｔｃｐ可以显著提高片上的译码能力，ｐｃｉ接口可以方便地与具有ｐｃｉ总线的主机直接互连，无需额外的ｐｃｉ接口芯片；另外原有集成外设性能提高，其ｅｄｍａ可以提供６４条独立的ｄｍａ通道，而ｃ６２０１仅有４个ｄｍａ通道，其ｅｍｉｆ数据线宽度可选，片内存储区和ｍｃｂｓｐｓ的数量都有所增加，这使得ｃ６４１６编程更灵活，使用更方便。
３ 数字下变频在ｔｍｓ３２０ｃ６４１６ｄｓｐ上的实现
基于ｔｍｓ３２０ｃ６４１６tms320c6416的数字下变频器硬件结构比较简单，是一个基于共享存储区的多ｄｓｐ处理器。
３．１ 数字下变频器的硬件结构
本文讨论的数字下变频器是基于多ｄｓｐ的雷达对抗侦察数字接收机的组成部分。数字下变频是在ｄｓｐ上由软件完成的，没有单独的数字下变频电路，该数字接收机的硬件结构见图２。
该数字接收机采用主从机方式。多ｄｓｐ并行处理机作为系统的从处理机主要
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