一种基于蓝牙射频电路可测性设计的8位逐次逼近型ADC
发布时间:2008/5/28 0:00:00 访问次数:749
陈坚 洪志良
摘要:本文介绍了一种基于蓝牙射频电路可测性设计的8位逐次逼近型adc.该电路的核心由采用rail-to-rail输入的比较器和r-2r网络结构的dac组成.针对可测性设计的要求,电路结构简单紧凑,功耗低,芯片面积小.同时也提出,基于该adc的一种适合于蓝牙射频电路的测试方法,通过该方法可以较好地对蓝牙射频电路的功能和性能进行监控和测试.芯片采用tsmc的0.35μm标准cmos工艺制造,面积仅为0.15mm2.测试结果显示,在3.3v工作电压下,分辨率可达7位,且在高频工作环境下表现出很好的抗干扰特性.
关键词:可测性设计;轨-对-轨;r-2r网络
随着社会的发展,无线通信已成为日益重要的信息传递方式.伴随着深亚微米cmos工艺的成熟,采用蓝牙技术接收发送射频电路已可实现单片集成.然而,一个好的射频接收发送芯片必须有尽可能低的成本和优良的性能,后者通常需要通过合适的测试方法来检测和保证.在传统的设计流程中,往往在芯片设计接近尾声的时候才会考虑到可测性设计.再加上射频电路本身难以测试的特点,不佳的可测性设计不但会大大增加后期芯片测试验证的难度,还会使得芯片的整体制作成本显著升高.为了能有效控制测试成本,必须在设计开始阶段就考虑系统的可测性,甚至在确定系统架构和规范之前,就应将各种可测性问题、测试设备的成本以及测试所需要的时间考虑在内.通过对系统架构和规范的调整,合理的可测性设计可以内嵌于系统之中,这样不仅可以有效控制因测试而导致的硬件成本增加,而且还大大提升了芯片的可测性.
本文介绍了一种基于蓝牙射频电路可测试性设计的8位逐次逼近型adc,该电路结构简单紧凑,功耗较低,专门针对将可测性设计嵌入系统架构而设计.通过adc可以方便地检测蓝牙电路中各模块的直流工作点,在输入中加以简单的激励信号,还可以对部分模块的性能参数予以检测.该方法使得芯片的可测性问题变得易于实现,并且只是有限地增加了芯片的整体硬件成本.
adc的体系结构
针对可测性的设计,本文中的adc体系结构示意图如图1所示.
图1adc体系结构
整个电路工作原理比较简单:由数字电路组成的逐次逼近寄存器和控制电路将dac每位依次置1”,dac的输出值与输入模拟电压通过比较器进行比较,并确定“1”是否保留.当8位完全确定后,就可以得到一个最逼近输入模拟电压的数字值.与传统的逐次逼近型adc的不同之处在于,为了能对多路信号进行测试,用一个十六选一的选择器代替原本的采样保持电路,在系统sci总线控制下,可以选择不同通道的信号进行测试.
rail-to-rail输入比较器和r-2r网络dac的设计
比较器设计
由于测试信号本身幅度的关系,adc的动态输入范围必须在0～3.3v,为此,在本设计中对比较器采用了rail-to-rail的输入设计.图2是比较器的电路图.
图2rail-to-rail输入比较器
该比较器电路由22个mos晶体管构成.电路采用折叠对称结构,p9、n12作为开关控制电路的偏置电流.对于pmos差分对,其共模输入范围vcm可表示为:
式中vcm为共模输入电平,vdd为电源电压,vdsat为差分输入级中源漏饱和压降,vgsp为pmos输入管的栅源电压.同理,对于nmos差分对,其共模输入范围可表示为:
式中vgsn为nmos输入管的栅源电压.将上述pmos和nmos差分对并联起来,则整个电路的共模输入范围可写成:
从而实现了输入级的rail-to-rail,工作电压的最小值为:
当共模输入电平接近vdd或0时,只有nmos或pmos差分输入对处于放大状态;当共模输入电平处于中间状态时,pmos和nmos差分对都处于放大状态.因此,比较器的增益可以表示成:
n管和p管跨导的叠加,可以大大提高增益,从而使得比较器的精度也显著提高.但是当共模输入电平从0到vdd变化时,总的等效跨导gmeff变化很大,会使电路的单位增益带宽受到一定影响.
比较器的分辨率还与差分输入对的失调电压有很大关系,在现在的cmos工艺中,一般为几～几十毫伏,这会严重影响比较器的精度.一般失调可分为系统失调和随机失调,前者可以通过采用合适的结构来消除;后者由于受工艺条件限制,往往较难避免.以n管差分对为例,随机失调可近似表示如下:
通常人们使用数字校正,自动补偿等方法来减少失调,但这样会引入额外的硬件消耗和功耗.为了降
关键词:可测性设计;轨-对-轨;r-2r网络
随着社会的发展,无线通信已成为日益重要的信息传递方式.伴随着深亚微米cmos工艺的成熟,采用蓝牙技术接收发送射频电路已可实现单片集成.然而,一个好的射频接收发送芯片必须有尽可能低的成本和优良的性能,后者通常需要通过合适的测试方法来检测和保证.在传统的设计流程中,往往在芯片设计接近尾声的时候才会考虑到可测性设计.再加上射频电路本身难以测试的特点,不佳的可测性设计不但会大大增加后期芯片测试验证的难度,还会使得芯片的整体制作成本显著升高.为了能有效控制测试成本,必须在设计开始阶段就考虑系统的可测性,甚至在确定系统架构和规范之前,就应将各种可测性问题、测试设备的成本以及测试所需要的时间考虑在内.通过对系统架构和规范的调整,合理的可测性设计可以内嵌于系统之中,这样不仅可以有效控制因测试而导致的硬件成本增加,而且还大大提升了芯片的可测性.
本文介绍了一种基于蓝牙射频电路可测试性设计的8位逐次逼近型adc,该电路结构简单紧凑,功耗较低,专门针对将可测性设计嵌入系统架构而设计.通过adc可以方便地检测蓝牙电路中各模块的直流工作点,在输入中加以简单的激励信号,还可以对部分模块的性能参数予以检测.该方法使得芯片的可测性问题变得易于实现,并且只是有限地增加了芯片的整体硬件成本.
adc的体系结构
针对可测性的设计,本文中的adc体系结构示意图如图1所示.
图1adc体系结构
整个电路工作原理比较简单:由数字电路组成的逐次逼近寄存器和控制电路将dac每位依次置1”,dac的输出值与输入模拟电压通过比较器进行比较,并确定“1”是否保留.当8位完全确定后,就可以得到一个最逼近输入模拟电压的数字值.与传统的逐次逼近型adc的不同之处在于,为了能对多路信号进行测试,用一个十六选一的选择器代替原本的采样保持电路,在系统sci总线控制下,可以选择不同通道的信号进行测试.
rail-to-rail输入比较器和r-2r网络dac的设计
比较器设计
由于测试信号本身幅度的关系,adc的动态输入范围必须在0～3.3v,为此,在本设计中对比较器采用了rail-to-rail的输入设计.图2是比较器的电路图.
图2rail-to-rail输入比较器
该比较器电路由22个mos晶体管构成.电路采用折叠对称结构,p9、n12作为开关控制电路的偏置电流.对于pmos差分对,其共模输入范围vcm可表示为:
式中vcm为共模输入电平,vdd为电源电压,vdsat为差分输入级中源漏饱和压降,vgsp为pmos输入管的栅源电压.同理,对于nmos差分对,其共模输入范围可表示为:
式中vgsn为nmos输入管的栅源电压.将上述pmos和nmos差分对并联起来,则整个电路的共模输入范围可写成:
从而实现了输入级的rail-to-rail,工作电压的最小值为:
当共模输入电平接近vdd或0时,只有nmos或pmos差分输入对处于放大状态;当共模输入电平处于中间状态时,pmos和nmos差分对都处于放大状态.因此,比较器的增益可以表示成:
n管和p管跨导的叠加,可以大大提高增益,从而使得比较器的精度也显著提高.但是当共模输入电平从0到vdd变化时,总的等效跨导gmeff变化很大,会使电路的单位增益带宽受到一定影响.
比较器的分辨率还与差分输入对的失调电压有很大关系,在现在的cmos工艺中,一般为几～几十毫伏,这会严重影响比较器的精度.一般失调可分为系统失调和随机失调,前者可以通过采用合适的结构来消除;后者由于受工艺条件限制,往往较难避免.以n管差分对为例,随机失调可近似表示如下:
通常人们使用数字校正,自动补偿等方法来减少失调,但这样会引入额外的硬件消耗和功耗.为了降
陈坚 洪志良
摘要:本文介绍了一种基于蓝牙射频电路可测性设计的8位逐次逼近型adc.该电路的核心由采用rail-to-rail输入的比较器和r-2r网络结构的dac组成.针对可测性设计的要求,电路结构简单紧凑,功耗低,芯片面积小.同时也提出,基于该adc的一种适合于蓝牙射频电路的测试方法,通过该方法可以较好地对蓝牙射频电路的功能和性能进行监控和测试.芯片采用tsmc的0.35μm标准cmos工艺制造,面积仅为0.15mm2.测试结果显示,在3.3v工作电压下,分辨率可达7位,且在高频工作环境下表现出很好的抗干扰特性.
关键词:可测性设计;轨-对-轨;r-2r网络
随着社会的发展,无线通信已成为日益重要的信息传递方式.伴随着深亚微米cmos工艺的成熟,采用蓝牙技术接收发送射频电路已可实现单片集成.然而,一个好的射频接收发送芯片必须有尽可能低的成本和优良的性能,后者通常需要通过合适的测试方法来检测和保证.在传统的设计流程中,往往在芯片设计接近尾声的时候才会考虑到可测性设计.再加上射频电路本身难以测试的特点,不佳的可测性设计不但会大大增加后期芯片测试验证的难度,还会使得芯片的整体制作成本显著升高.为了能有效控制测试成本,必须在设计开始阶段就考虑系统的可测性,甚至在确定系统架构和规范之前,就应将各种可测性问题、测试设备的成本以及测试所需要的时间考虑在内.通过对系统架构和规范的调整,合理的可测性设计可以内嵌于系统之中,这样不仅可以有效控制因测试而导致的硬件成本增加,而且还大大提升了芯片的可测性.
本文介绍了一种基于蓝牙射频电路可测试性设计的8位逐次逼近型adc,该电路结构简单紧凑,功耗较低,专门针对将可测性设计嵌入系统架构而设计.通过adc可以方便地检测蓝牙电路中各模块的直流工作点,在输入中加以简单的激励信号,还可以对部分模块的性能参数予以检测.该方法使得芯片的可测性问题变得易于实现,并且只是有限地增加了芯片的整体硬件成本.
adc的体系结构
针对可测性的设计,本文中的adc体系结构示意图如图1所示.
图1adc体系结构
整个电路工作原理比较简单:由数字电路组成的逐次逼近寄存器和控制电路将dac每位依次置1”,dac的输出值与输入模拟电压通过比较器进行比较,并确定“1”是否保留.当8位完全确定后,就可以得到一个最逼近输入模拟电压的数字值.与传统的逐次逼近型adc的不同之处在于,为了能对多路信号进行测试,用一个十六选一的选择器代替原本的采样保持电路,在系统sci总线控制下,可以选择不同通道的信号进行测试.
rail-to-rail输入比较器和r-2r网络dac的设计
比较器设计
由于测试信号本身幅度的关系,adc的动态输入范围必须在0～3.3v,为此,在本设计中对比较器采用了rail-to-rail的输入设计.图2是比较器的电路图.
图2rail-to-rail输入比较器
该比较器电路由22个mos晶体管构成.电路采用折叠对称结构,p9、n12作为开关控制电路的偏置电流.对于pmos差分对,其共模输入范围vcm可表示为:
式中vcm为共模输入电平,vdd为电源电压,vdsat为差分输入级中源漏饱和压降,vgsp为pmos输入管的栅源电压.同理,对于nmos差分对,其共模输入范围可表示为:
式中vgsn为nmos输入管的栅源电压.将上述pmos和nmos差分对并联起来,则整个电路的共模输入范围可写成:
从而实现了输入级的rail-to-rail,工作电压的最小值为:
当共模输入电平接近vdd或0时,只有nmos或pmos差分输入对处于放大状态;当共模输入电平处于中间状态时,pmos和nmos差分对都处于放大状态.因此,比较器的增益可以表示成:
n管和p管跨导的叠加,可以大大提高增益,从而使得比较器的精度也显著提高.但是当共模输入电平从0到vdd变化时,总的等效跨导gmeff变化很大,会使电路的单位增益带宽受到一定影响.
比较器的分辨率还与差分输入对的失调电压有很大关系,在现在的cmos工艺中,一般为几～几十毫伏,这会严重影响比较器的精度.一般失调可分为系统失调和随机失调,前者可以通过采用合适的结构来消除;后者由于受工艺条件限制,往往较难避免.以n管差分对为例,随机失调可近似表示如下:
通常人们使用数字校正,自动补偿等方法来减少失调,但这样会引入额外的硬件消耗和功耗.为了降
关键词:可测性设计;轨-对-轨;r-2r网络
随着社会的发展,无线通信已成为日益重要的信息传递方式.伴随着深亚微米cmos工艺的成熟,采用蓝牙技术接收发送射频电路已可实现单片集成.然而,一个好的射频接收发送芯片必须有尽可能低的成本和优良的性能,后者通常需要通过合适的测试方法来检测和保证.在传统的设计流程中,往往在芯片设计接近尾声的时候才会考虑到可测性设计.再加上射频电路本身难以测试的特点,不佳的可测性设计不但会大大增加后期芯片测试验证的难度,还会使得芯片的整体制作成本显著升高.为了能有效控制测试成本,必须在设计开始阶段就考虑系统的可测性,甚至在确定系统架构和规范之前,就应将各种可测性问题、测试设备的成本以及测试所需要的时间考虑在内.通过对系统架构和规范的调整,合理的可测性设计可以内嵌于系统之中,这样不仅可以有效控制因测试而导致的硬件成本增加,而且还大大提升了芯片的可测性.
本文介绍了一种基于蓝牙射频电路可测试性设计的8位逐次逼近型adc,该电路结构简单紧凑,功耗较低,专门针对将可测性设计嵌入系统架构而设计.通过adc可以方便地检测蓝牙电路中各模块的直流工作点,在输入中加以简单的激励信号,还可以对部分模块的性能参数予以检测.该方法使得芯片的可测性问题变得易于实现,并且只是有限地增加了芯片的整体硬件成本.
adc的体系结构
针对可测性的设计,本文中的adc体系结构示意图如图1所示.
图1adc体系结构
整个电路工作原理比较简单:由数字电路组成的逐次逼近寄存器和控制电路将dac每位依次置1”,dac的输出值与输入模拟电压通过比较器进行比较,并确定“1”是否保留.当8位完全确定后,就可以得到一个最逼近输入模拟电压的数字值.与传统的逐次逼近型adc的不同之处在于,为了能对多路信号进行测试,用一个十六选一的选择器代替原本的采样保持电路,在系统sci总线控制下,可以选择不同通道的信号进行测试.
rail-to-rail输入比较器和r-2r网络dac的设计
比较器设计
由于测试信号本身幅度的关系,adc的动态输入范围必须在0～3.3v,为此,在本设计中对比较器采用了rail-to-rail的输入设计.图2是比较器的电路图.
图2rail-to-rail输入比较器
该比较器电路由22个mos晶体管构成.电路采用折叠对称结构,p9、n12作为开关控制电路的偏置电流.对于pmos差分对,其共模输入范围vcm可表示为:
式中vcm为共模输入电平,vdd为电源电压,vdsat为差分输入级中源漏饱和压降,vgsp为pmos输入管的栅源电压.同理,对于nmos差分对,其共模输入范围可表示为:
式中vgsn为nmos输入管的栅源电压.将上述pmos和nmos差分对并联起来,则整个电路的共模输入范围可写成:
从而实现了输入级的rail-to-rail,工作电压的最小值为:
当共模输入电平接近vdd或0时,只有nmos或pmos差分输入对处于放大状态;当共模输入电平处于中间状态时,pmos和nmos差分对都处于放大状态.因此,比较器的增益可以表示成:
n管和p管跨导的叠加,可以大大提高增益,从而使得比较器的精度也显著提高.但是当共模输入电平从0到vdd变化时,总的等效跨导gmeff变化很大,会使电路的单位增益带宽受到一定影响.
比较器的分辨率还与差分输入对的失调电压有很大关系,在现在的cmos工艺中,一般为几～几十毫伏,这会严重影响比较器的精度.一般失调可分为系统失调和随机失调,前者可以通过采用合适的结构来消除;后者由于受工艺条件限制,往往较难避免.以n管差分对为例,随机失调可近似表示如下:
通常人们使用数字校正,自动补偿等方法来减少失调,但这样会引入额外的硬件消耗和功耗.为了降
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