来源：电子技术应用 作者：钟信潮 薛小刚 王 诚

摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在fpga上的实现要点及其在匹配滤波器设计中的应用。

关键词：加法器 位并行 数字串行 fpga 匹配滤波器与传统ｄｓｐ相比，定制ｄｓｐ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。

在ｄｓｐ运算中，加法是最常用的。常见的加法器是位并行的（ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但是，在很多应用中，并不需要这么高的速度，而且希望减小资源消耗。这时可以采用数字串行（ｄｉｇｉｔ－ｓｅｒｉａｌ）加法器，利用多个时钟周期完成一个完整的加法运算，从而使占用的资源大幅度减少。为了使数字串行加法器具有更广泛的应用范围，设计的关键是要使电路达到尽可能高的工作频率，以取得高的数据吞吐量（ｔｈｒｏｕｇｈｐｕｔ），从而满足系统其它部分的速度要求。

１ 数字串行加法器在数字串行加法器中，字长为ｗ的操作数被分为ｐ个位宽为ｎ（ｎ能被ｗ整除，ｐ＝ｗ／ｎ）的数字，然后从低位开始相加，在ｐ个时钟内完成加法操作。ｐ个时钟周期称为一个采样周期（ｓａｍｐｌｅ ｐｅｒｉｏｄ）。

ｎ＝２的数字串行加法器结构如图１所示。如果输入操作数的字长为８，那么串行加法器可以在４个时钟周期内完成加法运算。这个加法器只用了两个全加器的资源，比一般的８ｂｉｔ行波进位加法器小。

数字串行加法器的控制也比较简单，输入移位寄存器完成并行－串行转换功能，通过移位操作不断为加法器提供位宽为ｎ的操作数；ｃｏｎｔｒｏｌ信号指示了新采样周期的开始，此时ｃａｒｒｙ清零；输出移位寄存器完成串行－并行转换，输出计算结果。

对于特定的输入字长，通过选择不同的ｎ，可以实现速度、面积不同的数字串行加法器。这样，设计者可以根据实际情况加以选择，提高了设计的灵活性。

２ 高速数字串行加法器在ｆｐｇａ上的实现

由于数字串行加法器要用ｐ个时钟周期才能完成整个加法操作，因此其工作频率必须足够高。这样，在ｆｐｇａ上实现时，如何使串行加法器具有尽量高的工作频率就将成为关键问题。下面以ｘｉｌｉｎｘ公司的ｖｉｒｔｅｘｅ系列ｆｐｇａ为例，说明如何设计高速数字串行加法器。

ｖｉｒｔｅｘｅ的一个ｃｌｂ（ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）包含两个ｓｌｉｃｅ，图２为在一个ｓｌｉｃｅ上实现２ｂｉｔ全加器的连接示意图（不相关的逻辑已略去）。

数字串行加法器的结构是行波进位加法器，因此必须尽量减小进位逻辑上的延迟。ｖｉｒｔｅｘｅ的ｓｌｉｃｅ中提供了专用的进位逻辑和布线，充分利用这些资源可以提高加法器的性能。

对ｖｉｒｔｅｘｅ系列，数字串行加法器应选用奇数位宽，这是因为在ｖｉｒｔｅｘｅ中一个ｓｌｉｃｅ包括两个ｌｕｔ(查找表)、两个触发器和一些其它的组合逻辑，因此使用一个ｓｌｉｃｅ刚好可以实现一个１ｂｉｔ的全加器，使用两个ｓｌｉｃｅ可以实现一个３ｂｉｔ的全加器。如果要实现２ｂｉｔ的全加，则需要一个ｓｌｉｃｅ完成２ｂｉｔ的相加和保存，另外还需要一个ｓｌｉｃｅ中的一个寄存器用来存储进位，这样两个ｓｌｉｃｅ整体的利用率就降低很多。数据位宽为２、４、６、８等偶数时都存在这样的问题。图３为ｎ＝３时加法器的布局布线示意图。由于专用的进位链布线资源仅存在于纵向的两个ｓｌｉｃｅ之间，所以在实现３ｂｉｔ加法器时，使用纵向相邻的两个ｓｌｉｃｅ。

加法器的关键路径在进位链上，其延时为：

ｔｃｋｏ＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ＋ｔｂｘｃｙ＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ＋ｔｃｋｃｙ

＝１．０＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ＋０．５４＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ＋１．３

＝２．８４＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ＋ｔ＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ

式中，ｔｃｋｏ为ｄｆｆ的ｃｌｋ到ｘｑ／ｙｑ的延时，ｔｂｘｃｙ为ｂｘ到ｃｏｕｔ的延时，ｔｃｋｃｙ为ｃｉｎ到ｄｆｆ的建立时间。这些延时的数值可以从手册获得。连线延时包括＄ｎｅｔ＿ｃａｒｒｙ＿ｒｅｇ和＄ｎｅｔ＿ｃａｒｒｙ＿ｏｕｔ的延时。前者是进位链，延时为０;后者为普通连线，延时约为０．４７ｎｓ。因此，总延时约为３．３１ｎｓ，即工作频率约为 ３００ｍｈｚ。

为了减小延时、提高工