H.264视频解码芯片中视频控制器的设计

引言

　　H.264是ITU-T VCEG组织和ISO/IEC MPEG组织共同研究的新型视频压缩标准，相比其他视频压缩算法，具有压缩比高、算法复杂的特点。由于编码算法的复杂性，系统对图像解码速度和功耗要求非常严格，因此，在设计解码器时采用了H.264解码专用芯片的设计方案。对一个大的设计项目，一般采用由顶向下(TOP-DOWM)的设计方法，把各功能模块划分为子模块。视频控制器模块是芯片与显示平台的数据接口，对检验芯片设计是否成功起着重要的作用，有必要把它单独划分为一个子模块。为了提高设计的成功率，在设计初期采用了基于FPGA的原型验证。整个系统的FPGA原型验证平台如图1所示，平台分为2个部分，硬件设计和基于RISC CPU的软件解码，两部分协同工作，既可以验证软件和硬件的解码结果，又可以加速整个解码过程。

 

　　图1 H.264解码芯片的FPGA原型验证平台

　　图2 输出视频控制模块结构框图

视频控制模块的设计与实现

视频控制模块原理框图及功能分析

　　输出视频控制模块的结构框图如图2所示，本模块有2个时钟域：系统时钟域和显示时钟域。系统时钟频率根据所选用的SDRAM类型而采用固定的166MHz；对于分辨率为1280×720的高清电视来说，显示时钟域可以选用70 MHz 左右的频率。

　　系统时钟域含有2个对外接口：系统接口，主要包含上层系统发出的指令以及输出控制模块的反馈信息；DRAM接口，包含数据专用总线为输出控制模块提供的信号，用来于向DRAM请求显示的图像数据。

　　系统时钟域中的显示输入控制子模块(Disp In Ctrl)首先用于接收系统传来的StartDisp和EndDisp信号，来启动或关闭视频数据的输出显示功能，同时发出帧图像显示完毕信号(FrameDone)，通知系统更换下一副图像的地址信息(ImageAddress)；其次，它用于向DRAM发出请求，通过专用数据通道读取需要显示的图像数据；它还要控制输入多路选择模块(Input MUX)，从而完成向片内SRAM写数据的任务；最后，该模块要与显示时钟域的信息交互，向时钟域同步模块(Clk Domain Sync)发送显示使能信号(DispEn Sys)，控制图像显示的开启和关闭。系统时