工研院芯片以Cadence 的Encounter低功率测试芯片
发布时间:2008/5/28 0:00:00 访问次数:594
益华计算机(cadence)宣布,工业技术研究院(itri)系统芯片技术发展中心(stc)成功地利用cadence(r)的encounter(r)数字ic设计平台以及其rtl-gdsii低功率设计法设计出一颗低功率的测试芯片。其负责工研院的「application-awarepowermanagementsolutionpackage—pac-lp」计划,包括dvfs(dynamicvoltagefrequencyscaling,动态电压频率调整)芯片设计法、dvfs芯片设计法适用之ip(电压转换电路和dvfs控制器)、以及动态式电源管理软件(dynamicpowermanagementsoftware)。
经由pac-lp的验证,证明encounter低功率设计流程有助于dvfs测试芯片的设计,尤其在多重电力源(multi-vdd)区域的布局规划和绕线,以及自动化电压转换电路(levelshifter)的嵌入,最后做出来的测试芯片可将耗电性减少40%。有了multi-vdd设计法的支持后,encounter低功率芯片设计流程扩充了原本的低功率设计技术。可同时应用于无线芯片设计、通讯芯片设计、消费性芯片设计以及计算机应用芯片设计。
dvfs设计流程除了降低芯片的动态耗电量,在芯片低电压的部分也显现出较传统方法设计更低的漏电功耗(leakagepower)。这是由于使用encounter平台作漏电功能最佳化处理所致的结果,该工具软件由全面合成的阶段开始执行,直到定位放置阶段、最佳化阶段和绕线阶段结束为止。
益华计算机(cadence)宣布,工业技术研究院(itri)系统芯片技术发展中心(stc)成功地利用cadence(r)的encounter(r)数字ic设计平台以及其rtl-gdsii低功率设计法设计出一颗低功率的测试芯片。其负责工研院的「application-awarepowermanagementsolutionpackage—pac-lp」计划,包括dvfs(dynamicvoltagefrequencyscaling,动态电压频率调整)芯片设计法、dvfs芯片设计法适用之ip(电压转换电路和dvfs控制器)、以及动态式电源管理软件(dynamicpowermanagementsoftware)。
经由pac-lp的验证,证明encounter低功率设计流程有助于dvfs测试芯片的设计,尤其在多重电力源(multi-vdd)区域的布局规划和绕线,以及自动化电压转换电路(levelshifter)的嵌入,最后做出来的测试芯片可将耗电性减少40%。有了multi-vdd设计法的支持后,encounter低功率芯片设计流程扩充了原本的低功率设计技术。可同时应用于无线芯片设计、通讯芯片设计、消费性芯片设计以及计算机应用芯片设计。
dvfs设计流程除了降低芯片的动态耗电量,在芯片低电压的部分也显现出较传统方法设计更低的漏电功耗(leakagepower)。这是由于使用encounter平台作漏电功能最佳化处理所致的结果,该工具软件由全面合成的阶段开始执行,直到定位放置阶段、最佳化阶段和绕线阶段结束为止。