许多系统要求在同一个pld内采用多时钟。最常见的例子是两个异步微处理器器之间的接口,或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间,所以,上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。

　　图11 给出一个多时钟系统的实例。clk_a用以钟控reg_a,clk_b用于钟控reg_b,由于reg_a驱动着进入reg_b的组合逻辑,故clk_a的上升沿相对于clk_b的上升沿有建立时间和保持时间的要求。由于reg_b不驱动馈到reg_a的逻辑,clk_b的上升沿相对于clk_a没有建立时间的要求。此外,由于时钟的下降沿不影响触发器的状态,所以clk_a和clk_b的下降沿之间没有时间上的要求。, 如图4,2．ii所示,电路中有两个独立的时钟,可是,在它们之间的建立时间和保持时间的要求是不能保证的。在这种情况下,必须将电路同步化。图12 给出reg_a的值(如何在使用前)同clk_b同步化。新的触发器reg_c由glk_b触控,保证reg_g的输出符合reg_b的建立时间。然而,这个方法使输出延时了一个时钟周期。