CADENCE推出的通用验证组件集成了兼容性管理和多语言支持
发布时间:2008/5/28 0:00:00 访问次数:344
全新的cadence验证组件ip包括一个独特的可执行验证计划(vplan),用以驱动验证过程的管理并自动检验协议的兼容性。此外,uvc是业界唯一的对ieee支持的所有标准语言提供支持的vip, 包括用于测试环境的systemverilog和e,以及用于设计的systemc、vhdl和systemverilog。
“验证器件接口是一项要求高而且复杂的工作,”clearspeed公司的工程副总裁russell david表示,“我们选择了cadence的vplan,对与cadence的合作过程中所获得的支持和实际经验感到非常满意。”
cadence将推出客户最需要的用于协议的uvc,如arm公司的amba ahb和axi、pci express、以太网和usb等。uvc扩展了cadence公司现有的测试环境验证ip技术组合。每一个uvc都针对协议规范经过预先验证,并基于cadence被业界肯定的能实现“即插即用”的plan-to-closure方法学。借助这种新一代的vip,客户可以使用高度集成的设计方法学,极大地缩短设计周期,简化模块、芯片和系统级验证环境的使用。凭借强大的技术组合、设计方法学和基于工艺自动化的性能,uvc提供一个可靠的多语言解决方案,使每一位设计师或验证师从中受益。
“随着设计和验证挑战日益复杂,越来越多的客户要求yogitech公司与之分享其深入的专有技术和验证ip,以改善其生产率和验证过程的可预测性,”yogitech公司首席执行官silvano motto表示,“作为cadence验证联盟的长期合作伙伴和incisive验证ip提供商,我们清楚地看到我们的客户在努力实现协议兼容和验证收敛时,基于vplan的uvc将带给他们的巨大价值。”
uvc业已上市。其客户范围将于2006年第三季度进一步扩大。
全新的cadence验证组件ip包括一个独特的可执行验证计划(vplan),用以驱动验证过程的管理并自动检验协议的兼容性。此外,uvc是业界唯一的对ieee支持的所有标准语言提供支持的vip, 包括用于测试环境的systemverilog和e,以及用于设计的systemc、vhdl和systemverilog。
“验证器件接口是一项要求高而且复杂的工作,”clearspeed公司的工程副总裁russell david表示,“我们选择了cadence的vplan,对与cadence的合作过程中所获得的支持和实际经验感到非常满意。”
cadence将推出客户最需要的用于协议的uvc,如arm公司的amba ahb和axi、pci express、以太网和usb等。uvc扩展了cadence公司现有的测试环境验证ip技术组合。每一个uvc都针对协议规范经过预先验证,并基于cadence被业界肯定的能实现“即插即用”的plan-to-closure方法学。借助这种新一代的vip,客户可以使用高度集成的设计方法学,极大地缩短设计周期,简化模块、芯片和系统级验证环境的使用。凭借强大的技术组合、设计方法学和基于工艺自动化的性能,uvc提供一个可靠的多语言解决方案,使每一位设计师或验证师从中受益。
“随着设计和验证挑战日益复杂,越来越多的客户要求yogitech公司与之分享其深入的专有技术和验证ip,以改善其生产率和验证过程的可预测性,”yogitech公司首席执行官silvano motto表示,“作为cadence验证联盟的长期合作伙伴和incisive验证ip提供商,我们清楚地看到我们的客户在努力实现协议兼容和验证收敛时,基于vplan的uvc将带给他们的巨大价值。”
uvc业已上市。其客户范围将于2006年第三季度进一步扩大。