基于CPLD的级联型多电平变频器脉冲发生器的设计
发布时间:2008/5/28 0:00:00 访问次数:577
1 引言
近年来,多电平变换器成为电力电子研究的热点之一,它主要面向中压大功率的应用场合。目前,有三种基本的多电平变换器拓扑结构[1]：①二极管箝位型;②飞跨电容型;③级联型。
几种拓扑结构各有其优缺点,但相对而言,级联型多电平变频器具有更独特的优点,它的结构如图1所示。它无需箝位二极管和电容,易于封装,不存在电容电压平衡问题,可采用砜丶际酰员苊獗恐睾哪艿淖枞菸盏缏贰１疚闹饕樯芑谠夭ㄒ葡嗟髦品椒ǖ募读腿辔宓缙奖淦灯鞯腜wm脉冲发生器的实现方法。
图1 三相五电平变频器结构图
2 载波移相spwm技术
所谓移相式pwm技术就是将调制波和载波的频率固定不变,调制波的相位也保持恒定,而只调整载波的相位,从而产生spwm信号。将不同载波相位下的spwm信号进行线性组合,达到消除谐波、提高输出功率的目的。可以证明,当相移 时（α为同相的各单元的载波的移相角度,n 为级联单元个数）[2],输出谐波频率增大到 2n 倍,更易于滤除。对于三相五电平变频器,n=2,所以同相级联两单元的载波相差90度。如图2所示,其中a11与
图2三相五电平变频器的a相
a14载波互差180度,a11与a21的载波互差90度,而a21与a24的载波互差180度。a1与a2串联后的输出电压：
由（1）式可知ua不再包含2f±1次以下的谐波,仅包含2f±1以上的谐波。而当级联数为n时,则nf±1以下的谐波均被滤去。
3 基于cpld的三相五电平变频器pwm脉冲发生器的原理
一个dsp只能产生12路pwm脉冲,而三相五电平变频器需24路pwm脉冲,而用双dsp输出24路时存在同时性的问题,因而用复杂可编程逻辑器件cpld来实现。当前,复杂可编程逻辑器件cpld在现代数字电路设计中已成为不可或缺的器件,cpld内部包含的逻辑门数从几百至几万,具有可任意配置的几百个寄存器和i/o口,并且开发周期短可灵活配置实现多种功能而无需改动硬件电路。
如图3为dsp与cpld构成的pwm脉冲发生器的控制框图。
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图3 dsp与cpld的控制框图
cpld接入dsp的时钟clk,以实现时钟一致,dt0,dt1,dt2,dt3为dsp的四根地址线,用来选通cpld中十二路pwm脉冲发生器的一路,int为中断信号,每隔四分之一个载波周期tc发一次,we为dsp的写信号,只有当we与csn(n=1～12)同时为低电平时data才能写入影子寄存器,其中csn为四根地址线译码后的输出,如图4所示。
图4 pwm发生器原理图
显然,同一相的八个开关管只需四路载波,而处于三相同一位置的开关管其载波相同,故可共用一个基准计数器。下面就图4介绍pwm发生器的原理。图4中的基准计数器为一加减计数器,其计数总值为一个载波周期tc,而比较寄存器中为脉宽值,当基准计数器计数的值与比较寄存器相等时,比较器输出产生电平翻转,每当基准计数器计数到零时,产生一个使能信号把影子寄存器中的脉宽值送入比较寄存器。由比较器输出的原始pwm波经死区发生器后产生上下桥臂互补的两路pwm波。
4 veriloghdl设计与仿真
根据图4的原理图,应用veriloghdl硬件描述语言进行设计。本文
选用altera公司的epf10k30a系列的cpld,通过max+plusⅱ软件仿真,图5所示为a相8路pwm驱动信号。波型表明,同一桥臂上下两路信号在逻辑上满足互补关系,并有一定的死区时间,实现“先断后通”,不同桥臂之间的相位正确。
点击看原图
图5 a相pwm仿真波形图
图6为根据上述原理,利用matlab/simulink仿真的相电压五电平波形,其中调制比为0.9,载波比为32。
&nb
sp; 图6 相电压五电平仿真波形
5 结束语
级联型多电平变频器其pwm驱动信号很难由单一的dsp或单片机完成。本文设计的由dsp与cpld构成的pwm脉冲发生器较好的解决了这一问题,在级联型多电平变频器中有比较好的应用前景。
近年来,多电平变换器成为电力电子研究的热点之一,它主要面向中压大功率的应用场合。目前,有三种基本的多电平变换器拓扑结构[1]：①二极管箝位型;②飞跨电容型;③级联型。
几种拓扑结构各有其优缺点,但相对而言,级联型多电平变频器具有更独特的优点,它的结构如图1所示。它无需箝位二极管和电容,易于封装,不存在电容电压平衡问题,可采用砜丶际酰员苊獗恐睾哪艿淖枞菸盏缏贰１疚闹饕樯芑谠夭ㄒ葡嗟髦品椒ǖ募读腿辔宓缙奖淦灯鞯腜wm脉冲发生器的实现方法。
图1 三相五电平变频器结构图
2 载波移相spwm技术
所谓移相式pwm技术就是将调制波和载波的频率固定不变,调制波的相位也保持恒定,而只调整载波的相位,从而产生spwm信号。将不同载波相位下的spwm信号进行线性组合,达到消除谐波、提高输出功率的目的。可以证明,当相移 时（α为同相的各单元的载波的移相角度,n 为级联单元个数）[2],输出谐波频率增大到 2n 倍,更易于滤除。对于三相五电平变频器,n=2,所以同相级联两单元的载波相差90度。如图2所示,其中a11与
图2三相五电平变频器的a相
a14载波互差180度,a11与a21的载波互差90度,而a21与a24的载波互差180度。a1与a2串联后的输出电压：
由（1）式可知ua不再包含2f±1次以下的谐波,仅包含2f±1以上的谐波。而当级联数为n时,则nf±1以下的谐波均被滤去。
3 基于cpld的三相五电平变频器pwm脉冲发生器的原理
一个dsp只能产生12路pwm脉冲,而三相五电平变频器需24路pwm脉冲,而用双dsp输出24路时存在同时性的问题,因而用复杂可编程逻辑器件cpld来实现。当前,复杂可编程逻辑器件cpld在现代数字电路设计中已成为不可或缺的器件,cpld内部包含的逻辑门数从几百至几万,具有可任意配置的几百个寄存器和i/o口,并且开发周期短可灵活配置实现多种功能而无需改动硬件电路。
如图3为dsp与cpld构成的pwm脉冲发生器的控制框图。
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图3 dsp与cpld的控制框图
cpld接入dsp的时钟clk,以实现时钟一致,dt0,dt1,dt2,dt3为dsp的四根地址线,用来选通cpld中十二路pwm脉冲发生器的一路,int为中断信号,每隔四分之一个载波周期tc发一次,we为dsp的写信号,只有当we与csn(n=1～12)同时为低电平时data才能写入影子寄存器,其中csn为四根地址线译码后的输出,如图4所示。
图4 pwm发生器原理图
显然,同一相的八个开关管只需四路载波,而处于三相同一位置的开关管其载波相同,故可共用一个基准计数器。下面就图4介绍pwm发生器的原理。图4中的基准计数器为一加减计数器,其计数总值为一个载波周期tc,而比较寄存器中为脉宽值,当基准计数器计数的值与比较寄存器相等时,比较器输出产生电平翻转,每当基准计数器计数到零时,产生一个使能信号把影子寄存器中的脉宽值送入比较寄存器。由比较器输出的原始pwm波经死区发生器后产生上下桥臂互补的两路pwm波。
4 veriloghdl设计与仿真
根据图4的原理图,应用veriloghdl硬件描述语言进行设计。本文
选用altera公司的epf10k30a系列的cpld,通过max+plusⅱ软件仿真,图5所示为a相8路pwm驱动信号。波型表明,同一桥臂上下两路信号在逻辑上满足互补关系,并有一定的死区时间,实现“先断后通”,不同桥臂之间的相位正确。
点击看原图
图5 a相pwm仿真波形图
图6为根据上述原理,利用matlab/simulink仿真的相电压五电平波形,其中调制比为0.9,载波比为32。
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sp; 图6 相电压五电平仿真波形
5 结束语
级联型多电平变频器其pwm驱动信号很难由单一的dsp或单片机完成。本文设计的由dsp与cpld构成的pwm脉冲发生器较好的解决了这一问题,在级联型多电平变频器中有比较好的应用前景。
1 引言
近年来,多电平变换器成为电力电子研究的热点之一,它主要面向中压大功率的应用场合。目前,有三种基本的多电平变换器拓扑结构[1]：①二极管箝位型;②飞跨电容型;③级联型。
几种拓扑结构各有其优缺点,但相对而言,级联型多电平变频器具有更独特的优点,它的结构如图1所示。它无需箝位二极管和电容,易于封装,不存在电容电压平衡问题,可采用砜丶际酰员苊獗恐睾哪艿淖枞菸盏缏贰１疚闹饕樯芑谠夭ㄒ葡嗟髦品椒ǖ募读腿辔宓缙奖淦灯鞯腜wm脉冲发生器的实现方法。
图1 三相五电平变频器结构图
2 载波移相spwm技术
所谓移相式pwm技术就是将调制波和载波的频率固定不变,调制波的相位也保持恒定,而只调整载波的相位,从而产生spwm信号。将不同载波相位下的spwm信号进行线性组合,达到消除谐波、提高输出功率的目的。可以证明,当相移 时（α为同相的各单元的载波的移相角度,n 为级联单元个数）[2],输出谐波频率增大到 2n 倍,更易于滤除。对于三相五电平变频器,n=2,所以同相级联两单元的载波相差90度。如图2所示,其中a11与
图2三相五电平变频器的a相
a14载波互差180度,a11与a21的载波互差90度,而a21与a24的载波互差180度。a1与a2串联后的输出电压：
由（1）式可知ua不再包含2f±1次以下的谐波,仅包含2f±1以上的谐波。而当级联数为n时,则nf±1以下的谐波均被滤去。
3 基于cpld的三相五电平变频器pwm脉冲发生器的原理
一个dsp只能产生12路pwm脉冲,而三相五电平变频器需24路pwm脉冲,而用双dsp输出24路时存在同时性的问题,因而用复杂可编程逻辑器件cpld来实现。当前,复杂可编程逻辑器件cpld在现代数字电路设计中已成为不可或缺的器件,cpld内部包含的逻辑门数从几百至几万,具有可任意配置的几百个寄存器和i/o口,并且开发周期短可灵活配置实现多种功能而无需改动硬件电路。
如图3为dsp与cpld构成的pwm脉冲发生器的控制框图。
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图3 dsp与cpld的控制框图
cpld接入dsp的时钟clk,以实现时钟一致,dt0,dt1,dt2,dt3为dsp的四根地址线,用来选通cpld中十二路pwm脉冲发生器的一路,int为中断信号,每隔四分之一个载波周期tc发一次,we为dsp的写信号,只有当we与csn(n=1～12)同时为低电平时data才能写入影子寄存器,其中csn为四根地址线译码后的输出,如图4所示。
图4 pwm发生器原理图
显然,同一相的八个开关管只需四路载波,而处于三相同一位置的开关管其载波相同,故可共用一个基准计数器。下面就图4介绍pwm发生器的原理。图4中的基准计数器为一加减计数器,其计数总值为一个载波周期tc,而比较寄存器中为脉宽值,当基准计数器计数的值与比较寄存器相等时,比较器输出产生电平翻转,每当基准计数器计数到零时,产生一个使能信号把影子寄存器中的脉宽值送入比较寄存器。由比较器输出的原始pwm波经死区发生器后产生上下桥臂互补的两路pwm波。
4 veriloghdl设计与仿真
根据图4的原理图,应用veriloghdl硬件描述语言进行设计。本文
选用altera公司的epf10k30a系列的cpld,通过max+plusⅱ软件仿真,图5所示为a相8路pwm驱动信号。波型表明,同一桥臂上下两路信号在逻辑上满足互补关系,并有一定的死区时间,实现“先断后通”,不同桥臂之间的相位正确。
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图5 a相pwm仿真波形图
图6为根据上述原理,利用matlab/simulink仿真的相电压五电平波形,其中调制比为0.9,载波比为32。
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5 结束语
级联型多电平变频器其pwm驱动信号很难由单一的dsp或单片机完成。本文设计的由dsp与cpld构成的pwm脉冲发生器较好的解决了这一问题,在级联型多电平变频器中有比较好的应用前景。
近年来,多电平变换器成为电力电子研究的热点之一,它主要面向中压大功率的应用场合。目前,有三种基本的多电平变换器拓扑结构[1]：①二极管箝位型;②飞跨电容型;③级联型。
几种拓扑结构各有其优缺点,但相对而言,级联型多电平变频器具有更独特的优点,它的结构如图1所示。它无需箝位二极管和电容,易于封装,不存在电容电压平衡问题,可采用砜丶际酰员苊獗恐睾哪艿淖枞菸盏缏贰１疚闹饕樯芑谠夭ㄒ葡嗟髦品椒ǖ募读腿辔宓缙奖淦灯鞯腜wm脉冲发生器的实现方法。
图1 三相五电平变频器结构图
2 载波移相spwm技术
所谓移相式pwm技术就是将调制波和载波的频率固定不变,调制波的相位也保持恒定,而只调整载波的相位,从而产生spwm信号。将不同载波相位下的spwm信号进行线性组合,达到消除谐波、提高输出功率的目的。可以证明,当相移 时（α为同相的各单元的载波的移相角度,n 为级联单元个数）[2],输出谐波频率增大到 2n 倍,更易于滤除。对于三相五电平变频器,n=2,所以同相级联两单元的载波相差90度。如图2所示,其中a11与
图2三相五电平变频器的a相
a14载波互差180度,a11与a21的载波互差90度,而a21与a24的载波互差180度。a1与a2串联后的输出电压：
由（1）式可知ua不再包含2f±1次以下的谐波,仅包含2f±1以上的谐波。而当级联数为n时,则nf±1以下的谐波均被滤去。
3 基于cpld的三相五电平变频器pwm脉冲发生器的原理
一个dsp只能产生12路pwm脉冲,而三相五电平变频器需24路pwm脉冲,而用双dsp输出24路时存在同时性的问题,因而用复杂可编程逻辑器件cpld来实现。当前,复杂可编程逻辑器件cpld在现代数字电路设计中已成为不可或缺的器件,cpld内部包含的逻辑门数从几百至几万,具有可任意配置的几百个寄存器和i/o口,并且开发周期短可灵活配置实现多种功能而无需改动硬件电路。
如图3为dsp与cpld构成的pwm脉冲发生器的控制框图。
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图3 dsp与cpld的控制框图
cpld接入dsp的时钟clk,以实现时钟一致,dt0,dt1,dt2,dt3为dsp的四根地址线,用来选通cpld中十二路pwm脉冲发生器的一路,int为中断信号,每隔四分之一个载波周期tc发一次,we为dsp的写信号,只有当we与csn(n=1～12)同时为低电平时data才能写入影子寄存器,其中csn为四根地址线译码后的输出,如图4所示。
图4 pwm发生器原理图
显然,同一相的八个开关管只需四路载波,而处于三相同一位置的开关管其载波相同,故可共用一个基准计数器。下面就图4介绍pwm发生器的原理。图4中的基准计数器为一加减计数器,其计数总值为一个载波周期tc,而比较寄存器中为脉宽值,当基准计数器计数的值与比较寄存器相等时,比较器输出产生电平翻转,每当基准计数器计数到零时,产生一个使能信号把影子寄存器中的脉宽值送入比较寄存器。由比较器输出的原始pwm波经死区发生器后产生上下桥臂互补的两路pwm波。
4 veriloghdl设计与仿真
根据图4的原理图,应用veriloghdl硬件描述语言进行设计。本文
选用altera公司的epf10k30a系列的cpld,通过max+plusⅱ软件仿真,图5所示为a相8路pwm驱动信号。波型表明,同一桥臂上下两路信号在逻辑上满足互补关系,并有一定的死区时间,实现“先断后通”,不同桥臂之间的相位正确。
点击看原图
图5 a相pwm仿真波形图
图6为根据上述原理,利用matlab/simulink仿真的相电压五电平波形,其中调制比为0.9,载波比为32。
&nb
sp; 图6 相电压五电平仿真波形
5 结束语
级联型多电平变频器其pwm驱动信号很难由单一的dsp或单片机完成。本文设计的由dsp与cpld构成的pwm脉冲发生器较好的解决了这一问题,在级联型多电平变频器中有比较好的应用前景。
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