成品率下滑已成为当今纳米集成电路设计中面临的最大挑战之一。如何在研发高性能ic 同时保证较高的成品率已成为近年来学术界及工业界关注的热点问题。

一 芯片成品率

　　在电子产品生产中，成品率问题由于与生产成本以及企业利润直接相关，一直以来受到业界的广泛关注。如果产品的成品率过低，将会使生产成本陡然上升，不仅造成企业利润减少，而且还会降低产品的市场竞争力，甚至造成整个产品项目的失败。

　　成品率问题的重要性同样也体现在作为电子产品及it 产业的支撑产业——集成电路(ic)的设计和生产中。而且，在　ic 的设计和生产中成品率问题显得更加突出，这主要与ic 设计及制造的特点有关。首先，集成电路生产工艺十分复杂，一个芯片的产生往往要经过几十甚至上百道工艺步骤，生产周期较长，在整个制造过程中任何一个工艺步骤上的偏差都将会对产品成品率造成影响。其次，集成电路生产的投资巨大，一条普通生产线往往需上亿美元，先进生产线的造价更是惊人。如果流片的成品率过低（30%以下），将缺乏市场竞争力，难以付诸批量生产。

　　成品率问题目前已成为影响ic 设计及制造企业投资风险的关键因素之一。因此，许多ic 开发项目甚至不惜适当降低ic 的性能指标来满足成品率的要求，这样至少可以使产品进入市场收回投资。

　　近年来，it 产业的迅猛发展，为了追求it 产品的高性能及便捷性，ic 规模不断扩大，特征线宽不断缩小，当前国际上cmos 的主流工艺已由几年前0.25μm 降至0.10μm 以下。90 纳米及60 纳米生产线正在成为下一代主流生产线，而成品率下滑已成为当今纳米集成电路设计中面临的最大挑战之一。而且，随着无线产品的大量应用，对带宽及器件响应速度也提出了更高的要求，高性能的射频集成电路及微波单片集成电路（rfic、mmic）的研发以及新材料、新工艺、新器件的大量采用为ic 设计带来了前所未有的挑战。这些因素大大增加了ic 制造过程中的不确定性，使得ic 产品的成品率更加难以控制。由于成品率问题的重要性，在当前的ic 研发中，对成品率问题的考虑已渗透到ic 设计制造的各个阶段。如何在研发高性能ic 同时保证较高的成品率已成为近年来学术界及工业界关注的热点问题。

二 借助eda 技术提高成品率

　　影响ic 成品率的因素有很多，但主要来自两个方面:第一是工艺线水平、材料特性及环境的影响。在ic 制造过程中如果工艺线不稳定，将会导致制造结果与设计的偏差，使成品率降低。同时，不同材料有着不同的加工工艺，加工难度也不一样，材料特性也是影响成品率的重要因素。而环境因素如温度、湿度等也会对ic 的品质造成影响，从而引起成品率降低。在工艺方面最突出的就是缺陷对成品率的影响。缺陷是由于ic 工艺线不稳定，使理想的ic 结构发生变化，如金属条变形、粉尘颗粒与冗余物的出现等。针对这些问题主要通过改进、调整工艺线、进行工艺过程控制（spc）来解决。

　　第二是来自设计方面的影响。如果在ic 设计中参数设计不合理，则会导致ic 性能上的缺陷，造成成品率过低。同样在结构设计方面的不合理也会造成成品率问题。针对此类问题主要通过改进参数及结构设计，增加冗余结构设计等方法改善成品率。除了工艺线的调整与控制需完全在制造阶段考虑外，其他有关成品率问题都可在ic 设计阶段予以解决或者改善。由于在设计阶段对成品率的问题进行充分考虑，可以有效避免成品率问题带来的风险，因此面向高成品率设计的eda 技术日益受到的重视。

　　目前，无论在工艺方面还是设计方面就利用eda 技术提高成品率设计提出了许多有效的方法。这些方法主要的目的是解决以下三个问题：

1.减小设计与制造间的误差。

　　主要是指由于工艺、材料、环境等因素的影响造成的误差，主要通过改进工艺线、改善材料及环境、提高模型精度（建立考虑多种因素的元器件仿真模型）等达到使设计参数与加工后的参数基本一致。例如，在超深亚微米工艺下利用统计学技术，通过对测试数据进行统计学分析及monte carlo 仿真，针对参数偏差及失效点（缺陷）的统计分布特点建立统计学模型，以及在此基础进行灵敏度分析、成品率分析、优化以有效提高成品率；又如利用opc（光学校正）技术，可对在光刻过程中产生的与原设计不一致的不规则几何图形进行校正，以减小与原设计的误差。再如超深亚微米工艺下，随着频率提高、特征尺寸减小带来互连线的各种高频效应，由此产生了信号完整性等许多复杂的问题，导致设计参数的偏离。建立有效的互连线模型和实现互连线网快速模拟，这也是面向高成品率设计目前亟待解决的一个重要问题。

2.成品率估计。

　　即在投片生产之前，根据工艺及设计的具体情况，利用eda 工具对成品率进行预测，如果成品率达不到预定指标，则需采取进一步改进设计、调整工艺等措施，提高成品率，降低投资风险。如在超大规模集成电路（vlsi）设计中，为了避免工艺缺陷对成品率