瑞萨科技(renesas)公司日前宣布开发出一种有助于采用65nm制造工艺生产的sram(静态随机存取存储器)实现稳定运行的技术。新技术采用了一种直接图形成型布局和读辅助及写辅助电路，以克服采用精细特征工艺技术时由于晶体管固有特性可变性带来的sram不稳定问题。尤其是，该技术解决了与门限电压(vth)有关的诸如晶体管导通或关断时出现的边线电压的重要问题。

采用65nm工艺的据称全球面积最小(0.494μm2)的存储单元测试芯片包含一个8mbit 6晶体管型sram，利用该芯片对稳定运行能力进行了验证。测试数据显示，利用这种设计方法可以在大批量生产时实现宽泛的整体vth的可变性——与不采用该方法的情况相比产量可提高两倍以上。其应用包括用于微处理器(mcu)和系统级芯片(soc)器件的嵌入式sram。

新的稳定性技术包括三个方面。首先，它可利用直接成型的存储单元布局抑制可变性。第二，在sram阵列上加上有利于实现稳定性和高性能兼容的读辅助电路，第三是加上可提高写速度的写辅助电路。由于使用了更小的特征尺寸，上述电路需要采用更加精细的大规模集成电路制造工艺。

此外，由于进一步的小型化将引起晶体管主要特性更大的变化，尤其是门限电压(vth)的变化。本机vth可变性尤其令人关注。这种随机现象是由半导体中的杂质状态的波动造成的，甚至在同样类型的相邻晶体管中也会出现。这种情形可能引起嵌入式sram的运行不稳定，而且还可能导致系统运行的不稳定，甚至造成系统故障。

新的稳定性技术可以实现一种可直接进行芯片布局图形成型的工艺技术，而无需对局部尺寸进行修改。这样就可以简化图形成型过程，而且晶体管的成品尺寸也更加一致。这种对晶体管特性可变性的抑制，有助于改善存储单件电气特性的对称性和稳定性。

当vth处于低状态时，读辅助电路将自动控制字线电位，使之降低以增加稳定性；当vth处于高状态时，该字线电位升高，可实现更高的加速性能。即使本机vth可变性增加，导致电气特性的对称性恶化的话，也可以实现稳定性和高超性能之间的兼容性。

在一次写操作期间，采用布线电容的写辅助电路可迅速降低存储单元电源线的电压。在短短0.3ns该电压即可下降到大约0.1v，从而提高了sram的写速度。瑞萨指出，该技术将有助于改进采用更精细半导体工艺节点的未来系统级芯片器件的制造工艺。