actel的libero ide还可支持业界领先的静态时序分析和i/o功能

　　actel公司宣布其libero集成设计环境 (ide) 增添重要的崭新功能。全新libero 6.3软件提供安全的设计流程 — 从综合直至实施 — 以便将actel的coremp7 (业界首个软arm7系列处理器) 集成到actel的单芯片非挥发性现场可编程门阵列 (fpga) 中。随着这个软件的推出，actel以其业界领先的smarttime静态时序分析环境为基础，提供强化的最小延迟支持，并以独特的方式实现高速fpga的精确时间保持特性。这款强化的软件还可自动实现i/o电压分配任务，并支持actel的新型rtax4000s器件 — 业界太空应用中最高密度的fpga。

　　actel工具市场部高级经理michael mertz称：“libero 6.3 ide结合业界最佳的第三方eda工具和actel的专有设计工具，延续了actel以多功能工具套件提供无与伦比的价值的传统。通过提升libero来支持软arm7系列处理器的实施，我们可让更多fpga设计人员享用这种先进的微处理器技术。而且，透过将先前的人手作业自动化，并提供独特的时序分析功能，fpga设计人员更可迅速获得最佳成果。”

　　经优化以支持coremp7

　　libero 6.3提供先进的块级方法，让设计人员围绕coremp7聚集ip，并以可预测的时序和验证操作，将其映射在actel的proasic3/e fpga结构中。libero 6.3紧密集成了来自magma design automation、mentor graphics和synplicity的业界领先的第三方工具，使到集成了coremp7的设计可实现无缝的综合、验证和物理综合。synplicity和magma design automation的综合和物理综合工具中均有先进的黑盒子支持功能，能够实现安全的设计流程，而actel专有的工具则提供现代化的加密技术，保护具价值的arm7 ip免遭非法存取。actel的工具还提供所需的时序分析和布局功能，以简化和加速采用coremp7的系统设计。

　　
　　与以sram为基础的器件不同，actel难以侵入的flash架构和功能强大的加密技术能保护arm7和用户ip免受反向工程或盗窃的问题影响，有助于保护公司的竞争优势及开发投资。libero 6.3为actel器件提供独特的端对端安全流程，容许首个以arm处理器为基础的技术能在可编程逻辑上作为软ip内核实施。结果，设计人员能够为各种以价值为基础的消费电子、工业、汽车和高可靠性应用等，构建别具成本经济的解决方案。

　　先进功能和新器件支持

　　libero 6.3提供增强的时序和布局功能，能促进更佳的设计实施和提高设计人员效率。actel领先业界的smarttime时序分析环境现具有“强化的最小延迟” (enhanced_min_delay, emd) 功能，这个全面的工序首次将精确的保持时间分析功能引进于fpga设计领域中。emd能省去实现最小延迟的过度保守操作，以改进系统设计的时序收敛。这种显著的性能提升以独特方式为smarttime用户带来优势，通过更全面的方法来验证内部和芯片至芯片级别的设置和保持时序。

　　libero 6.3还采用先进的匹配算法，自动进行i/o电压分配，缓解以处理器为基础复杂设计的耗时工序，来优化i/o配置。这种新的i/o库分配器在布局过程中，可以自动将vcci电压和vref引脚分配至合适的未获分配的i/o中。将这种先前以人手完成的过程自动化，可以简化fpga设计，尤其是包含多达80个不同种类i/o的复杂器件。

　　此外，libero 6.3还提供所需的工具，针对采用actel全新rtax4000s器件的新一代高可靠性太空设计进行定标、布局和验证操作。rtax4000s具有400万个系统门，是业界最高密度的耐辐射fpga。

　　关于libero集成设计环境

　　actel的libero 6.3 ide集成了来自eda伙伴最卓越先进的设计工具，包括magma、mentor graphics、synapticad和synplicity等各大eda公司，以及由actel定制开发的工具，集成至单一fpga开发套装中。libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将高级vhdl或verilog hdl语言模块与原理图模块混合起来。